Universidad Pedagógica Y Tecnológica De Colombia Seccional Duitama

ELECTRONICA II Escuela De Ingeniería Electromecánica

.
DISEÑO DE CIRCUITOS DE LÓGICA COMBINACIONAL
INFORME PRÁCTICA DE LABORATORIO N° 3

María Alejandra Araque Sanabria

Mariaalejandra.araque@uptc.edu.co
Diego Fernando Herrera Acevedo
Diegofernando.herrera@uptc.edu.co
Arley Fernando Ávila Garzón
Arleyfernando.avila@uptc.edu.co
Judy Lizeth Rincón Melo
Judy.rincon@uptc.edu.co

Abstract: variables de entrada y avanzando en el

The laboratory development gives students an
understanding of the operation and polarization of the
logic gates in digital control systems, through signals of
high input "1" or low "0" and get the desired answers
governing the operation Annexes to the control circuit
devices.
The outputs in a combinational logic are the
exclusive function of the value of their tickets in a given
without involving in any case prior states of the inputs
or outputs. The functions (OR, AND, NAND, XOR) are
Boolean where each function can be represented in a
truth table. Therefore, They do not have memory or
feedback.
sentido de la señal hacia la salida.
Una vez se obtiene y verifica una función
lógica se realizan las conexiones del
circuito equivalente en la protoboard,
empleando las compuertas necesarias,
resistencias, decodificadores y demás
dispositivos electrónicos que finalmente
conformarán el circuito de lógica
combinacional.

PALABRAS CLAVE: Display, decodificador, 2. MATERIALES Y EQUIPOS

sumador, Compuerta Lógica 7432(OR), 7408(AND).

2.1 Materiales
1. INTRODUCCIÓN
Cantidad Elemento
Un circuito combinacional es aquel que Display 7
4
está formado por funciones lógicas segmentos
elementales ( AND, OR, NAND, NOR, Decodificador
etc. ), que tiene un determinado número 4
(DM74LS47N)
de entradas y salidas, dependiendo los Sumador
valores que toman las salidas 2
(DM74LS83)
exclusivamente de los que toman las
Compuerta
entradas en ese instante. Ejemplo de este 2
tipo de circuitos son: los codificadores, OR(7432)
decodificadores, multiplexores, Compuerta
2
demultiplexores, comparadores, AND(7408)
generadores-detectores de paridad, etc.
Tabla Nº 1. Materiales
Dichos circuitos se analizan
determinando la salida de los elementos
lógicos que lo constituyen (normalmente 2.2 Equipos
puertas lógicas), partiendo de las

1
 Universidad Pedagógica Y Tecnológica De Colombia Seccional Duitama
ELECTRONICA II Escuela De Ingeniería Electromecánica

.
número de bits ingresados, debido a que
al trabajar decodificadores bcd y solo 4
Equipos bits de entrada ,nos vemos limitados a
una suma hasta 18 pero utilizando más
Fuente 5V bits en la entrada y decoficadores en
Miltimetro cascada se podría llegar a realizar una
suma de más bits de entrada .Sin
Protoboard embargo este podría llegar a ser un
Conectores circuito que se aplique a una determinada
Tabla Nº 2. Equipos aplicación en la industria .
3.3 DESCRIPCION DEL CIRCUITO
LOGICO
3. PROCEDIMIENTO  ENTRADAS
3.1 PLANTEAMIENTO DEL PROBLEMA Para empezar a describir nuestro
Consulte o diseñe un circuito digital que sumador este va a operar con una fuente
implemente lógica combinacional de corriente directa de 5V.
(compuertas lógicas) o funciones de A su vez este sumador va a tener dos
lógica combinacional (sumadores, entradas Numero 1 y Numero 2 estas
comparadores, decodificadores), para un entradas se van a ingresar al circuito a
aplicación específica. través de dip switch claramente en código
El diseño debe contener mínimo tres binario, estos dip switch son configurados
etapas: en pull up (lógica negativa) esto con el fin
1. Entradas de que los displays utilizados son de
2. Lógica de Control catodo comun es decir su punto comun
3. Visualización. es Vcc y debemos ingresar 0 (ceros) para
su activación.
ENTRA LOGICA SALID R01R02R03R04
330 330 330 330

DAS
Número Sumad
A
Visualiz
de bits,
1
2
3
4

ores, ación DSW1

ON

DSW

represen
OFF

compar por
8
7
6
5

tados adores, medio V1

por compu de
5V

R1 R2 R3 R4

3.2 DESARROLLO:
330 330 330 330

sensores ertas decodifi A3

A2

o A1
A0

Se plantea implementar
lógicas un sumador
cación
1
2
3
4

dipswitc DSW3
ON

DSW

(Displa
OFF

mediante el cual a través deys)displays

h y
8
7
6
5

decodificadores se pueda visualizar el

número que se ingresa en las entradas
luego con estos valores ingresados a
través de código binario. Por medio de R5 R6

sumadores se realice la operación de 70 70

CA1

CA1

suma de los valores de entrada y a 7

1
2
U7
A
B
C
QA
QB
QC
13 A1
12 B1
11 C1
7
1
2
U8
A
B
C
QA
QB
QC
13
12
11
A1
B1
C1

través de displays se visualice el

6 10 D1 6 10 D1
D QD D QD
4 9 E1 4 9 E1
BI/RBO QE BI/RBO QE
5 15G1 5 15 G1
RBI QF RBI QF
R04 3
LT QG
14 F1 3
LT QG
14 F1

resultado de esta suma , con esto se

330
7447 7447
1 4
7SEG-COM-AN-GRN 7SEG-COM-AN-GRN

cumplen los parámetros pactados en el

planteamiento del problema ,se tiene una Como herramientas para el diseño de
aplicación de los temas vistos en el aula este circuito lógico utilizamos las
de clase y además se realiza un circuito siguientes herramientas:
que si bien tiene limitaciones por el

2
 Universidad Pedagógica Y Tecnológica De Colombia Seccional Duitama
ELECTRONICA II Escuela De Ingeniería Electromecánica

.
 Simulación en proteus del circuito 1 1 1 1
(las cuales se ilustraran en este
informe y se incluirán como anexo. Cabe resaltar que para las entradas como
 Tabla de verdad la cual se ilustrara se va a utilizar en la aplicación
y se describirá en el informe y se decoficadores BCD a 7 segmentos solo
incluirá además como anexo utilizaremos entradas hasta el decimal 9
después de eso son condiciones invalidas
ENTRADAS en nuestro circuito las cuales se pueden
3/A2 apreciar en la tabla anterior resaltadas
4/A1 MSB DSW3 2/A3 1/A4 LSB con celdas amarillas.
0 0 0 0 VISUALIZACION NUMERO 1 Y
0 0 0 1 NUMERO 2
0 0 1 0 Para la visualización de los números de
las entradas se utilizaron decodificadores
0 0 1 1
BCD a 7 segmentos, cabe aclarar que
0 1 0 0 por medio de un decodificador BCD a 7
0 1 0 1 segmentos en la entrada al ingresar un
0 1 1 0 código binario en BCD activaremos en la
0 1 1 1 salida su correspondiente serie de salidas
1 0 0 0 que deben ser activadas con el fin de
1 0 0 1 activar directamente un display de 7
1 0 1 0 segmentos de este decodificador
1 0 1 1 podemos ver además de la característica
1 1 0 0 que al ingresar un binario se active una
salida podemos ver que sus salidas son
1 1 0 1
activas en bajo y además aunque no se
1 1 1 0 implementó en la realidad contamos con
1 1 1 1 pines como LT mediante el cual podemos
probar si todos los leds del display se
3/B2 encuentran funcionando correctamente
4/B1 MSB DSW1 2/B3 1/B4 LSB para activar esto debemos ingresar un 0
0 0 0 0 por medio de este pin.
0 0 0 1 Por otra parte si queremos eliminar los
0 0 1 0 ceros innecesarios en la visualización
0 0 1 1 podemos utilizar el pin RBI y activarlo en
0 1 0 0 bajo para tener una supresión del cero
0 1 0 1 R5 R6
70 70

0 1 1 0
CA1

CA1

U7 U8
7 13 A1 7 13 A1
A QA A QA

0 1 1 1
1 12 B1 1 12 B1
B QB B QB
2 11 C1 2 11 C1
C QC C QC
6 10 D1 6 10 D1
D QD D QD
4 9 E1 4 9 E1
BI/RBO QE BI/RBO QE
5 15G1 5 15 G1
RBI QF RBI QF
R03R04 3
LT QG
14 F1 3
LT QG
14 F1

1 0 0 0 330 330
7447
1
7SEG-COM-AN-GRN
7447
4
7SEG-COM-AN-GRN

1 0 0 1
1 0 1 0 SUMADOR U4
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0

3
 Universidad Pedagógica Y Tecnológica De Colombia Seccional Duitama
ELECTRONICA II Escuela De Ingeniería Electromecánica

U4
10
8
A1
A2
S1
S2
9
6
A continuación mostramos una parte de
3 2 U11:A

A3
1
A3
A4
S3
S4
15 1
3
la tabla de verdad de este proceso
11 2
B1
A2 7
B2
A1 4 74LS08
B3
A0 16
B4
13 14 U11:B
C0 C4
4
74LS83 6
5

74LS08

S1 DE U4
/ A1 DE S2 DE U4 /
U1 COUT A2 DE U1 COUT
FALSO FALSO FALSO FALSO
VERDADE
FALSO FALSO RO FALSO
FALSO FALSO FALSO FALSO
La operación de este sumador se ilustra VERDADE
mediante las siguientes figuras: FALSO FALSO RO FALSO
VERDADE
FALSO FALSO FALSO RO
VERDADE VERDADE
FALSO FALSO RO RO
VERDADE
FALSO FALSO FALSO RO
VERDADE VERDADE
FALSO FALSO RO RO
VERDADE
FALSO RO FALSO FALSO
VERDADE VERDADE
FALSO RO RO FALSO

Y el cout de cada operación de bit a bit se

realiza mediante la siguiente operación
lógica

En la tabla anterior se muestra una parte

Al igual que el mostrado en la figura
podemos observar que el pin CO es
debidamente llevado a tierra porque no
tenemos acarreo de entrada anterior a
este.
Para la operación suma sumamos bit a bit
(A1 con B1 A2 con B2) se realiza
mediante la siguiente operación lógica:
de este proceso.
En resumen la operación suma ( sigma 1
,sigma 2 ) va a ir a su respectivo pin físico
S1 , las entradas ( A1 ,A2 B2 ) a sus
respectivos pines de entrada y el Cout
(acarreo de salida) va a ser el Cin
(acarreo de salida ) del otro sumador en
cascada el sumador que se utilizo es

4
 Universidad Pedagógica Y Tecnológica De Colombia Seccional Duitama
ELECTRONICA II Escuela De Ingeniería Electromecánica

.
como el mostrado en la figura el cual
integra 4 sumadores en cascada.
El pin Cout del ultimo sumador (MSB) va
a ir conectado a una compuerta or
cuando este quede en un estado alto le
indicara al decodificador U10 que la suma
es mayor o igual a 10 (si la suma tiene
acarreo) para lograr esto el decodificador
BCD a 7 segmentos U10
CA1

CA1
U10
7 13 A1 A1
A QA
1 12 B1 B1
B QB
2 11 C1 C1
C QC
6
4
D
BI/RBO
QD
QE
10
9
D1
E1
D1
E1 Los pines de entrada B del circuito
5 15 G1 G1
3
RBI
LT
QF
QG
14 F1 F1
manejan La siguiente lógica de
7447
3
7SEG-COM-AN-GRN
2
7SEG-COM-AN-GRN
compuertas
5
Se conecta de la siguiente manera: como Del sumador U4
sabemos que al introducir un decimal S2.S4 +S2.S3 = 3 (DE U3: A)
(binario) obtendremos en la visualización Cuando se activen del sumador las
el binario correspondiente a ese decimal entradas S2 y S4 Simultáneamente o S3
para nuestro sumador en este display Y S4 también simultáneamente
solo debemos obtener 0 o 1 en la tendremos un estado alto en el
visualización y sabemos que el decimal 0 decodificador U10 por medio de la
en binario es (0000) y el decimal 1 es compuerta or (U3 : B) que está asociada
(0001 siendo así llevaremos a tierra los con Cout del sumador U4 esto para que
bits (842), y así si tenemos un nivel alto ,existen diversas sumas que no contienen
tendremos un uno en la visualización, y acarreo final para C4 de U4 entonces
un nivel bajo nos mostrara un cero con esta lógica se garantiza que se
SUMADOR U1 prenda el 1 en el display 3 cuando la
U1 U9
10
8
3
1
A1
A2
A3
A4
S1
S2
S3
S4
9
6
2
15
7
1
2
6
A
B
C
D
QA
QB
QC
QD
13
12
11
10
suma sea mayor o igual a 10 .La
4 9

compuerta U11:A opera para sumas entre

BI/RBO QE
11 5 15
B1 RBI QF
7 3 14
B2 LT QG
4
B3
16 7447
B4
13
C0
74LS83
C4
14
10 y 12 la U11:B para 13 y 14 y para
U11:A
1

2
3

U3:A
sumas iguales a 15 tendremos todas las
and en alto y por ende un uno en la
74LS08 1
3
2
U11:B
4 74LS32

74LS08
6

visualización del display 3 ,así tengamos

un cero en el Cout del sumador U4, que
era el que definimos como parámetro
De los respectivos pines de salida del
para la visualización del 1 o 0
sumador U4 (S1, S2) estos van a ser los
anteriormente
pines de entrada A del sumador U4
Con esto entendido los pines B del
sumador U1 operaran de la siguiente
manera las entradas B1 y B4 estarán
debidamente llevadas a tierra es, decir
que cuando por la salida de la lógica de
compuertas AND y OR venga un 0 o un 1

5
 Universidad Pedagógica Y Tecnológica De Colombia Seccional Duitama
ELECTRONICA II Escuela De Ingeniería Electromecánica

.
ingresaremos al sumador un 6 para un Sumador BCD

estado alto o un 0 para un estado bajo R5

70
R6
70

CA1

CA1
U7 U8

La operación de suma se efectúa de la

7 13 A1 7 13 A1
A QA A QA
1 12 B1 1 12 B1
B QB B QB
2 11 C1 2 11 C1
C QC C QC
6 10 D1 6 10 D1
D QD D QD
4 9 E1 4 9 E1
BI/RBO QE BI/RBO QE
5 15G1 5 15 G1
RBI QF RBI QF
R01R02R03R04 3
LT QG
14 F1 3
LT QG
14 F1
330 330 330 330
7447 7447

misma manera que en el sumador U4 y

1 4 R8 R7
7SEG-COM-AN-GRN 7SEG-COM-AN-GRN 70 70

1
2
3
4
U1 U9
DSW1 10 9 7 13

ON
A1 S1 A QA
DSW 8 6 1 12
A2 S2 B QB

se ilustrara su operación por medio del

3 2 2 11

OFF
A3 S3 C QC
1 15 6 10
A4 S4 D QD
4 9
BI/RBO QE

8
7
6
5
11 5 15
B1 RBI QF
7 3 14
B2 LT QG
4
B3
16 7447
B4
V1
13 14

CA1

CA1
5V C0 C4
U4

siguiente ejemplo:
10 9 74LS83
A1 S1 U10
R1 R2 R3 R4 8
A2 S2
6
U11:A
330 330 330 330 3 2 7 13 A1 A1
A3 S3 A QA
1 15 1 1 12 B1 B1
A4 S4 B QB
3 2 11 C1 C1
C QC
A3 11 2 6 10 D1 D1
B1 U3:A D QD
A2 7 4 9 E1 E1
B2 BI/RBO QE
A1 4 74LS08 1 5 15 G1 G1
B3 RBI QF
A0 16 3 3 14 F1 F1
B4 LT QG
2

1
2
3
4
13 14 U11:B 7447
C0 C4 3 2
DSW3 4 74LS32

ON
DSW 74LS83 6 7SEG-COM-AN-GRN 7SEG-COM-AN-GRN
5

OFF
74LS08

8
7
6
5
U3:B
4
6
5

74LS32

NUMERO 1
0101 Sumador BCD

NUMERO 2 R5
70
R6
70

CA1

CA1
0101
U7 U8
7 13 A1 7 13 A1
A QA A QA
1 12 B1 1 12 B1
B QB B QB
2 11 C1 2 11 C1
C QC C QC
6 10 D1 6 10 D1
D QD D QD
4 9 E1 4 9 E1
BI/RBO QE BI/RBO QE
5 15G1 5 15 G1
RBI QF RBI QF
R01R02R03R04 3
LT QG
14 F1 3
LT QG
14 F1
330 330 330 330

Realizando la suma binaria el resultado

7447 7447
1 4 R8 R7
7SEG-COM-AN-GRN 7SEG-COM-AN-GRN 70 70

1
2
3
4
U1 U9
DSW1 10 9 7 13

ON
A1 S1 A QA

es: 1010 (S4S3S2S1), el cual se observa

DSW 8 6 1 12
A2 S2 B QB
3 2 2 11

OFF
A3 S3 C QC
1 15 6 10
A4 S4 D QD
4 9
BI/RBO QE

8
7
6
5
11 5 15
B1 RBI QF
7 3 14
B2 LT QG
4
B3
16 7447
B4
V1
13 14

CA1

CA1
en la salida del sumador U4 y donde el
5V C0 C4
U4
10 9 74LS83
A1 S1 U10
R1 R2 R3 R4 8
A2 S2
6
U11:A
330 330 330 330 3 2 7 13 A1 A1
A3 S3 A QA
1 15 1 1 12 B1 B1
A4 S4 B QB
3 2 11 C1 C1
C QC
A3 11 2 6 10 D1 D1
B1 U3:A D QD
A2 7 4 9 E1 E1
B2 BI/RBO QE
A1 4 74LS08 1 5 15 G1 G1
B3 RBI QF

bit de mayor peso es S4 en este caso

A0 16 3 3 14 F1 F1
B4 LT QG
2

1
2
3
4
13 14 U11:B 7447
C0 C4 3 2
DSW3 4 74LS32

ON
DSW 74LS83 6 7SEG-COM-AN-GRN 7SEG-COM-AN-GRN
5

OFF
74LS08

8
7
6
5
esta suma no tiene acarreo de salida por
U3:B
4
6
5

74LS32

lo que la primera condición para prender

el display 3 queda invalida pero como Sumador BCD

tenemos activas S4 y S2 tenemos un R5 R6

estado alto en las compuerta AND

70 70

CA1

CA1
U7 U8
7 13 A1 7 13 A1
A QA A QA
1 12 B1 1 12 B1
B QB B QB
2 11 C1 2 11 C1
C QC C QC

correspondiente y con esto cumpliremos

6 10 D1 6 10 D1
D QD D QD
4 9 E1 4 9 E1
BI/RBO QE BI/RBO QE
5 15G1 5 15 G1
RBI QF RBI QF
R01R02R03R04 3
LT QG
14 F1 3
LT QG
14 F1
330 330 330 330
7447 7447
1 4 R8 R7
7SEG-COM-AN-GRN 7SEG-COM-AN-GRN 70 70

la característica para que se prenda el

1
2
3
4

U1 U9
DSW1 10 9 7 13
ON

A1 S1 A QA
DSW 8 6 1 12
A2 S2 B QB
3 2 2 11
OFF

A3 S3 C QC
1 15 6 10
A4 S4 D QD
4 9
BI/RBO QE
8
7
6
5

11 5 15
B1 RBI QF
7 3 14

display 3 además enviaremos un uno a la

B2 LT QG
4
B3
16 7447
B4
V1
13 14

CA1

CA1
5V C0 C4
U4
10 9 74LS83
A1 S1 U10
R1 R2 R3 R4 8
A2 S2
6
U11:A
330 330 330 330 3 2 7 13 A1 A1
A3 S3 A QA
1 15 1 1 12 B1 B1
A4 S4 B QB

entrada B del sumador U1 ingresando un

3 2 11 C1 C1
C QC
A3 11 2 6 10 D1 D1
B1 U3:A D QD
A2 7 4 9 E1 E1
B2 BI/RBO QE
A1 4 74LS08 1 5 15 G1 G1
B3 RBI QF
A0 16 3 3 14 F1 F1
B4 LT QG
2
1
2
3
4

13 14 U11:B 7447
C0 C4 3 2
DSW3 4 74LS32
ON

DSW 74LS83 6 7SEG-COM-AN-GRN 7SEG-COM-AN-GRN

5
OFF

6 a la suma luego el numero ingresado a 74LS08

8
7
6
5

U3:B
4
6
5

74LS32

la suma en la salida será 16 pero

sabemos que 16 en binario es 10000
entonces como C4 es un pin libre del
sumador solo utilizaremos el 0000 pines
S4S3S2S1 que son los que van
directamente al decodificador y
efectivamente veremos un cero en la
display 4 con lo cual será correcta la
operación de todo el sumador
Como anexo a este informe se anexa la
Figuras Nº 1, 2 y 3 ejemplos de simulación en
proteus
Por otra parte en la simulación en proteus
también es posible observar el efecto que
se refleja en el circuito al tener como
entradas un numero mayor a 9.
Sumador BCD

tabla de verdad donde se puede apreciar R5

70
R6
70
CA1

CA1

U7 U8

en detalle la operación de los dos

7 13 A1 7 13 A1
A QA A QA
1 12 B1 1 12 B1
B QB B QB
2 11 C1 2 11 C1
C QC C QC
6 10 D1 6 10 D1
D QD D QD
4 9 E1 4 9 E1
BI/RBO QE BI/RBO QE
5 15G1 5 15 G1
RBI QF RBI QF
R01R02R03R04 3
LT QG
14 F1 3
LT QG
14 F1
330 330 330 330
7447 7447
1 4

sumadores y la lógica de las compuertas.

R8 R7
7SEG-COM-AN-GRN 7SEG-COM-AN-GRN 70 70
1
2
3
4

U1 U9
DSW1 10 9 7 13
ON

A1 S1 A QA
DSW 8 6 1 12
A2 S2 B QB
3 2 2 11
OFF

A3 S3 C QC
1 15 6 10
A4 S4 D QD
4 9
BI/RBO QE
8
7
6
5

11 5 15
B1 RBI QF
7 3 14
B2 LT QG
4
B3
16 7447
B4
V1
13 14
CA1

CA1

5V C0 C4
U4
10 9 74LS83
A1 S1 U10
R1 R2 R3 R4 8
A2 S2
6
U11:A
330 330 330 330 3 2 7 13 A1 A1
A3 S3 A QA
1 15 1 1 12 B1 B1
A4 S4 B QB
3 2 11 C1 C1
C QC
A3 11 2 6 10 D1 D1
B1 U3:A D QD
A2 7 4 9 E1 E1
B2 BI/RBO QE
A1 4 74LS08 1 5 15 G1 G1
B3 RBI QF
A0 16 3 3 14 F1 F1
B4 LT QG
2
1
2
3
4

13 14 U11:B 7447
C0 C4 3 2
DSW3 4 74LS32
ON

DSW 74LS83 6 7SEG-COM-AN-GRN 7SEG-COM-AN-GRN

5
OFF

74LS08
8
7
6
5

U3:B

4. SIMULACION EN PROTEUS
4
6
5

74LS32

A continuación se muestran imágenes de Figura Nº 4 simulación en proteus con entrada 11 el

la simulación en proteus donde se puede dipswich numero 1.
observar algunas sumas realizadas por NOTA: anexamos archivo de respaldo de la
el circuito implementado. simulación en proteus.

6
 Universidad Pedagógica Y Tecnológica De Colombia Seccional Duitama
ELECTRONICA II Escuela De Ingeniería Electromecánica

5. VISUALIZACION DEL PROYECTO

En las figuras 5, 6, 7 y 8 se muestra el

funcionamiento del circuito ya montado
en Protoboard.

Figura Nº 8.

6. CONCLUSIONES

 Para el correcto funcionamiento

del proyecto fue necesario
implementar un arreglo de
Figura Nº 5. compuertas lógicas conformadas
por dos compuertas or (7432) y
dos and (7408), obteniendo la
salida correcta en los números: 11,
12, 13, 14, 15, 16, 17 y 18.
 Para funcionamiento de los
displays fue necesario utilizar una
conexión en pull up ya que estos
son de cátodo común y los
segmentos encienden con uno
lógico.
 Debido a que se utilizo un
Figura Nº 6. decodificados de BCD a 7
segmentos, el circuito
implementado no funciona para
entradas mayores a nueve en
binario, es decir el sumador no
podrá dar un resultado mayor a 18.

7. BIBLIOGRAFIA

 Fundamentos de Sistemas Digitales 9na

Edicion Thomas L. Floyd Lib
 Lógica Digital y Diseño de Computadores
- 1ra Edición - M. Morris Mano
Figura Nº 7.  https://sites.google.com/site/electronicadig
italmegatec/home/deccoder-bcd-a-7-
segmentos