Universidad Católica de Santa María.

Carrera : INGENIERÍA MECÁNICA, MECÁNICA LECTRICA Y

MECATRONICA

Alumnos : RENZO VÁSQUEZ EGUILUZ

OSCAR TICONA MORAN
ANDRE TRIVEÑO LUQUE
ALEXANDER VILCA CHOQUE

Informe: CIRCUITOS SECUENCIALES

Año 2016
 CIRCUITOS SECUENCIALES

OBJETIVOS

 Establecer las diferencias de un circuito combinacional y secuencial.

 Escribir la expresión booleana de salida de cualquier circuito lógico combinacional y
desarrollar la tabla de verdad a partir de la misma.
 Conocer e identificar las características de cada flip flop
 Adquirir destreza en el montaje de aplicaciones con circuitos combinacionales.

Marco teórico

Dispositivos de memoria

Son circuitos principales de un circuito digital los cuales se encargan de guardar o recordar ya
sea un bit a más, un circuito de memoria o biestable tiene una o dos entradas de excitación
que sirven para llevar al circuito a un estado deseado. Los dos tipos de circuitos de memoria
son los Latches y los Flip-Flops.

Latch es el dispositivo asíncrono en el que sus entradas de excitación controlan su estado, si las
entradas van a una salida 1 se llama Latch set y si es 0 se llama latch reset

Flip- Flop
se diferencia del latch por que puede ser sincrónico, posee un reloj o clock que es un control
de entrada y este se encarga del estado exacto en que el estado cambie
1. Latch: dispositivo capaz de guardar un byte un 1 o un 0 y depende de sus entradas, se
puede implementar un latch usando puertas lógicas puede ser estructurado en
puertas Nand como en puertas Nor

Símbolo lógico
 La tabla
de verdad del circuito tenemos que poner como entradas a S y a R y estas son las que
determinan la salida del circuito , otro factor que determina el valor de las salidas es el
valor que tenga Q entonces la tabla de verdad es:
 Un ejemplo de cómo es su funcionamiento seria el siguiente:

Su diagrama de estados o la simplificación de la tabla de verdad es el siguiente:

2. Flip-Flop: lo que lo diferencia de los latches son que tienen una entrada reloj sincrónica
el cual define el instante del cambio de estado y que en algunos casos no dependen de
las entradas. En circuitos secuenciales síncronos se requiere tener control absoluto del
momento en el que ciertas líneas toman un estado determinado y no depender de los
valores que tomen las entradas existen diversos tipos de Flip-Flop lo cuales son:
 Flip-Flop SR
 Flip-Flop D
 Flip-Flop JK
 Flip-Flop T

a) Flip-Flop SR Maestro-Esclavo
Llamado también Flip Flop RS Master–Slave o FF RS MS. Flip flop formado a
través de la interconexión de dos latches RS con entrada de control, como se
muestra en la figura siguiente:

Para
explicar el funcionamiento de éste flip flop nos remitiremos a la figura, que
muestra la estructura de este flip flop.
Cuando la señal CLK es 0, el FF Maestro está habilitado (en modo compuerta) y
el FFG Esclavo, deshabilitado (modo retención).Esto tiene como consecuencia
que los cambios en las entradas R y/o S sean asumidos por el Maestro pero no
por el Esclavo. Si CLK cambia a 1, los papeles se invierten, es decir, el FF
Maestro pasa a estar inhabilitado (modo retención) mientras que el FF Esclavo
se habilita (modo compuerta) teniendo como resultado que tanto la salida del
FF Maestro, Q y Q`, sean quienes determinen el valor de la salida del FF
Esclavo.
Se suele decir que este flip flop es activado por pulsos en la línea CLK ya que
requiere una transición de 0 a 1 y luego otra de 1 a 0.
 En realidad, la activación se da solamente por un flanco ascendente, ocurre
que para que pueda producirse otra activación, la señal CLK deberá
nuevamente volver a 0 para poder producir un nuevo flanco. Para entender
mejor el funcionamiento del FF RS MS nos remitiremos al siguiente diagrama
de tiempos:

Cualquier cambio en las entradas R y/o S en un periodo de tiempo en el que no

se da ningún flanco, no tendrá ninguna injerencia en la salida Q del FF. Incluso
se puede notar que en un periodo ambas entradas (R y S) toman valor 1 a la
vez, lo que constituye una entrada prohibida pero como durante este periodo
no se da ningún flanco de subida, esta situación no implica ninguna dificultad
para el FF RS MS.

b) Flip-Flop tipo D Maestro-Esclavo

Siguiendo el mismo criterio que en el caso del FF RS MS, el flip flop tipo D se
crea a partir de dos latches tipo D con entrada de control, interconectando
estas de modo que las salidas del FF sean posibles de cambiar únicamente
ante la ocurrencia de un flanco ascendente.
La arquitectura del flip flop tipo D será la siguiente:
En líneas generales y para no ser redundantes en la explicación del principio de
funcionamiento podemos decir que este flip flop tiene como objetivo el
almacenamiento del valor ingresado por la entrada D en el instante en que
ocurre un flanco de subida en la entrada de reloj CLK.

En este diagrama de tiempos es necesario hacer una observación especial, en

el 4º flanco de subida se puede observar que la entrada D cambia de valor en
el mismo instante que se da el flanco y que la salida asume el valor anterior de
la entrada y no el nuevo. Esto tiene una explicación sencilla, en lo que se
refiere a tipos de activación, sabemos que la señal D es activa por nivel
mientras que la señal CLK es activa por flanco, en función al tiempo, el flanco
ocurre en el instante de la transición de 0 a
 1 mientras que una activación por nivel requiere que la línea mantenga el nivel
por un tiempo determinado, que por lo general ocurre después de que se ha
dado el flanco. En conclusión, el flanco ocurre en este flip flop cuando la señal
en D aún no ha alcanzado el tiempo requerido en el nuevo nivel, por lo que se
asume su valor anterior.

c) Flip-Flop JK Maestro-Esclavo
Es una versión mejorada del flip flop RS, ya que evita la combinación de
entradas prohibidas. La relación entre las líneas es la siguiente: J = S y K = R.
El flip flop JK salva el caso de las entradas no permitidas del flip flop RS, cuando
R = S = 1, incluyendo en este caso una función nueva al flip flop que consiste
en invertir el valor de la salida cuando se de esta combinación de valores en su
entrada. De lo descrito anteriormente podemos deducir que la tabla de
excitación del flip flop JK puede ser la siguiente:
 d) Flip-Flop Toggle (tipo T)
Este flip flop es una variación del flip flop JK y consiste en usar una sola
entrada (T) para seleccionar una de dos funciones que puede cumplir el flip
flop.
Si T = 0 el flip flop mantiene el valor existente en la salida Q, mientras que si T
= 1 el valor de Q se invierte.
La tabla de excitación será similar a la siguiente:

EQUIPOS Y
MATERIALES
 Fuente de Alimentación DC.
 Multímetro
 Punta de Prueba Lógica.
  CI-TTL →74LS00, 74LS02, 74LS04, 74LS08, 74LS11, 74LS27, 74LS32 (con sus hojas de
datos →Datasheet) (Por lo menos traer dos unidades de cada tipo).
 CI-TTl →De acuerdo a los diseños del procedimiento.
 04 DIP Switch de4 y 8 contactos.
 10 Resistencias de 220 Ohm.
 10 Diodos LED de colores variados.
 Protoboard
 Cables de conexión.
 Herramientas (alicate pico de loro, alicate de pinzas, destornillador estrella,
destornillador plano)

PROCEDIMIENTO

1.1 Construya el circuito de la figura 15 (entradas R y S, salida Q y su correspondiente negada),

se recomienda que inicialice con S=0, R=1.
1.2 A continuación llene la tabla 06 de verdad. Como en todas las prácticas deberá usar
interruptores y leds con sus respectivas resistencias.

S R
0 1
0 0
1 0
1 1
Q Q’
0 1
1 0
1 0
0 1

1.3 Qué sucede cuando R=S=1, describa las variaciones de la salida en función de la definición
del FLIP FLOP RS
Según la definición de un Flip Flop RS, cuando las entradas de set y Reset son 1 y 1
respectivamente, la salida es un estado indeterminado, en nuestro caso para la salida el
led que hace las veces de Q se apagó, y por consiguiente su negado se encendió, pero
había mucha incertidumbre entre los estados de estos leds.
 Entrada S=0, R=1 salida Q=0 Q’=1 Entrada S=1, R=0, salida Q=1 Q’=0

1.4 Construya el circuito de la figura 16, inicialice con S=0 y R=1. Coloque CK en 1 y llene la
tabla 07. Explique este funcionamiento.

CK S R Q Q’
1 0 1 0 1
1 0 0 0 1
1 1 0 0 1
1 1 1 1 1
El funcionamiento es muy simple. El estado inicial es 0 debido a que el reset es el que está
encendido y el set en 0. De ahí, como el reloj está en 1, el reset baja a 0 y como ambos
están en 0 la salida Q no varía, permanece en 0. Luego al encender el set y apagar el reset,
como el clock está encendido y siempre lo ha estado no hay variación, sin importar si está
 encendido o apagado no varía, en el último punto varía porque es un punto indeterminado
de set y reset 1.

1.5 Coloque CK en 0 y llene la tabla 08. Explique el funcionamiento.

CK S R Q Q’
0 0 1 1 0
0 0 0 1 0
0 1 0 1 0
0 1 1 1 0

El funcionamiento es más sencillo, como el clock está en 0, y no hay presencia de PRE ni

CLR, el reloj es el que manda, es decir que si no tiene variación, la salida siempre será la
misma que en el estado inicial, es decir un Q de 1, solo podría haber variado en el estado
de entrada 1 1.

1.6 Fijando primero los valores de S y R, active la señal CK provocando un cambio de 0 a 1.

Explique qué sucede mediante el llenado de la tabla 09.

S R Q Q’ CK Q Q’
0 1 0 1 De 0 a 1 0 1
0 0 0 1 De 0 a 1 0 1
1 0 0 1 De 0 a 1 1 0
1 1 1 0 De 0 a 1 1 1

Los datos obtenidos en la tabla son posibles porque el reloj es el que manda, y apenas
sube de 0 a 1 se ve el estado del set y reset. En un primer punto está en 0, en el segundo
punto en el flanco, ambos están en 0 así que la salida no se mueve, en el tercer punto el
set sube y el reset baja, esto quiere decir que en el momento en que el clock cambie de 0 a
1, la salida debe cambiar a 1, y para el 4to punto es indeterminado.

1.7 Repita 1.6 para cuando la señal CK provoca un cambio de 1 a 0. Explique la tabla 10.
S R Q Q’ CK Q Q’
0 1 0 1 De 1 a 0 0 1
0 0 0 1 De 1 a 0 0 1
1 0 1 0 De 1 a 0 1 0
1 1 1 0 De 1 a 0 1 0

En este caso, todos los datos antes de cambiar el reloj de 1 a 0 son exactamente iguales a
los datos después de haberlo cambiado, esto quiere decir que el reloj funciona con un
flanco de subida, es decir que se da un cambio cuando cambia de 0 a 1. De 1 a 0 no sucede
nada.

1.8 Finalmente explique cuál es la función de la señal CK

La función de la señal CK es indicar en qué momento exacto se va a evaluar el estado de las
entradas, para ver si cambia la salida, es muy importante para los circuitos con estado de
memoria. Es decir que si una señal CK trabaja con flanco de subida, en cada punto que el
flanco de la señal CK suba, se deberá evaluar las entradas para ver si cambia la salida
respecto al estado anterior.

Clock 1, set 0, reset 1

Por lo tanto q’=1 y q=0

Clock 0, set 1, reset 0

Por lo tanto q=1 y q’=0
Circuito #3

Construir el circuito de la figura 17describir su funcionamiento al realizar

mediante el pulsador S1.
En el circuito como podemos ver tenemos puertas NAND y la entrada para
la puerta NAND B es negada, su figura es la de un latch con puertas NAND

En la figura se muestra el
circuito sin presionar el
pulsador y podemos ver que
prende el led rojo el cual está
en la salida de Q con una
diferencia de potencial de 5V

En el segundo caso con las

mismas condiciones que el
primero pusimos un peso en el
pulsador donde el 𝑄̅ prende y
esta conectado con el led azul
 Viendo los dos casos podemos ver que el pulsador da una señal de un 1
lógico haciendo que se prenda el led donde está la salida Q ̅ y sacando el
peso se prende el led donde está la salida Q

FLIP FLOP J-K

2.1. Revise la hoja de datos del 7476 y arme el circuito de la figura

2.2. Coloque las señales PR (P) y CLR (C) a “1”, produciendo luego a través del switch un
flanco de bajada (CK pasa de “1” a “0”). Llene la tabla 11.

𝑃̅ 𝐶̅ J K Q 𝑄̅ CK Q 𝑄̅
1 1 0 1 1 0 1A0 0 1
1 1 0 0 1 0 1A0 1 0
1 1 1 0 1 0 1A0 1 0
1 1 1 1 1 0 1A0 0 1
2.3 Active la señal PR con “0”. Qué sucede con la salida cuando varían J y K (mantenga CLR en
“1”). Llene la tabla 12.

𝑃̅ 𝐶̅ J K Q 𝑄̅ CK Q 𝑄̅
0 1 0 1 1 0 1A0 1 0
0 1 0 0 1 0 1A0 1 0
0 1 1 0 1 0 1A0 1 0
0 1 1 1 1 0 1A0 1 0

2.4. Active la señal CLR con “0”. Qué sucede con la salida cuando varían J y K (mantenga PR
en “1”). Llene la tabla 13.

𝑃̅ 𝐶̅ J K Q 𝑄̅ CK Q 𝑄̅
1 0 0 1 0 1 1A0 0 1
1 0 0 0 0 1 1A0 0 1
1 0 1 0 0 1 1A0 0 1
1 0 1 1 0 1 1A0 0 1
2.5. Active las señales CLR y PR con “0”. Qué sucede con la salida cuando varían J y K. Llene
la tabla 14.

𝑃̅ 𝐶̅ J K Q 𝑄̅ CK Q 𝑄̅
0 0 0 1 NC NC 1A0 NC NC
0 0 0 0 NC NC 1A0 NC NC
0 0 1 0 NC NC 1A0 NC NC
0 0 1 1 NC NC 1A0 NC NC
2.6. Active las señales CLR y PR con “1”. Además coloque las entradas J y K a “1”.
Seguidamente use el circuito reloj armado en el cuestionario previo. Qué sucede con las
salidas Q y Q negada. Como se le denomina a este tipo de trabajo.

Las señales CLR y PR están negadas, entonces se está trabajando entonces estas entradas
están inactivas y la salida depende los estados J y K. Los estados J y K al estar en una los dos
producen una conmutación que significa que el estado previo va ser el opuesto al estado
siguiente, en otras palabras se invierten los estados

3. FLIP-FLOP D

3.1. Revise la hoja de datos del 7474 y arme el circuito de la figura

3.2. Coloque las señales CLR y PR a “1”, produciendo a través del switch un flanco de
subida (CK pasa de “0” a “1”). Desarrollar la tabla 15.

D 𝑃̅ 𝐶̅ Q 𝑄̅ CK Q 𝑄̅
1 1 1 0 1 0A1 1 0
0 1 1 0 1 0 A1 0 1

D=1 𝑃̅ = 1 𝐶̅ = 1 Q=0 𝑄̅ = 1
 D=1 𝑃̅ = 1 𝐶̅ = 1 Q=1 𝑄̅ = 0 CK=1

3.3 Cumplen el CLR y el PR la misma función que en el análisis con el JK? (Anexe una tabla en
su informe final)

Si las entradas CLR y PR cumple la misma función.

 CLR “1”, PR”1”: En este estado se encuentran inactiva las entradas CLR y PR entonces la
salida depende del estado de D.
 CLR “1”, PR”0”: En este caso la señal Preset está activa entonces la salida siempre será
1 sin importar los estados de J y K
 CLR “0”, PR”1”: En este caso la señal Clear está activa entonces la salida siempre será 0
sin importar los estados de J y K
 CLR “0”, PR”0”: En este caso la salida es ambigua por eso no debe utilizarse

D Q CK Q

1 1 1 0 1 0A1 1 0
0 1 1 0 1 0 A1 0 1
1 1 0 0 1 0A1 0 1
0 1 0 0 1 0 A1 0 1
1 0 1 1 0 0A1 1 0
0 0 1 1 0 0 A1 1 0
1 0 0 NC NC 0A1 NC NC
0 0 0 NC NC 0 A1 NC NC
CONCLUSIONES

 Los circuitos anteriores eran combinacionales ahora son secuenciales con reloj

 La salida de un circuito secuencial no solo depende de su entrada sino también de

su estado anterior.

 Un diagrama de estados nos permite conocer mejor el funcionamiento de un flip

flop.

 Es importante conocer y diferenciar la forma en que trabaja cada flip flop y asi
elegir el que conviene para una aplicación específica

 Cuando se tiene un preset y clear el clear es el que manda para la salida no

importando las entradas para un flip flop tipo D a menos que preset y clear sean 0
no se puede dar esa combinación.