Circuitos Digitales 1 Informe 3

Laboratorio de Circuitos Digitales – Informe NO 2
APELLIDOS Y NOMBRES:
Bautista Aquino Jhosep Renato
NO DE MATRICULA:
17190016
CURSO:
Laboratorio de Circuitos Digitales
LABORATORIO:
Experimento No 3
HORARIO:
Jueves 2 – 4 pm
PROFESOR:
Ing. Ruben Alarcon Matutti
TEMA:
Optimización de Circuitos Combinaciones y
Diseño Mediante VHDL
Facultad de Ingeniería Electrónica Y Eléctrica

1
Laboratorio No 3
Para cada diseño en programa DSCH:
- Mostrar el esquemático (de puertas lógicas) de todos los bloques
constitutivos.
- La tabla de verdad y su función Booleana (Salida en función de las
entradas)
- Verificar su funcionamiento con los experimentos explicativos
necesarios para cada pregunta.
- Incluir la vista de pantalla de los circuitos y su simulación.
Del libro Texto de referencia se pide:
 Para cada pregunta que se resuelva, escribir el enunciado resumido
(en español) y poner claramente lo que se pide resolver (considerar
principalmente el circulo lógico)
 Resuelva teóricamente los problemas indicados, mostrar en detalle
sus respuestas.
 Hacer el esquemático y hacer la simulación en DSCH de forma
adecuada para verificar sus respuestas.
A. Resolver UNA pregunta como mínimo de cada sección de Capítulo.

Escoger de forma variada.
1) Sección 4-2 al 4-3: 4-2, 4-3

Pregunta 4-2
Simplificar el circuito de la Figura 4-47 usando Algebra Booleana.

2
Simulacion:
Tabla de Verdad:
M N O X
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 1
Expresión Booleana
X=((MNO)’(MN’O)’(M’NO)’)’

3
Reduciendo:
X  (( MNO)( M NO)( M NO))
X  ( M  N  O)( M  N  O)( M  N  O)
X  ( M  O)( M  N  O)
X  ( M  O)( N  O)
X  MO  NO
X  ( M  N )O
Circuito Equivalente:
Tabla de Verdad:
M N O X
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 1
2) Sección 4-4: 4-4, 4-5, 4-6, 4-7, 4-9, 4-10

Pregunta 4-4
Diseñe en circuito lógico correspondiente a la tabla de verdad mostrada en
la Tabla 4-9.

4
Tabla de Verdad
A B C X minterminos
0 0 0 1 A’B’C’
0 0 1 0 A’B’C
0 1 0 1 A’B C’
0 1 1 1 A’B C
1 0 0 1 A B’C’
1 0 1 0 A B’C
1 1 0 0 A B C’
1 1 1 1 ABC
Expresión Booleana:
X = A’B’C’ + A’B C’ + A’B C + A B’C’ + A B C
Reduciendo:
X  ABC  ABC  ABC  ABC  ABC

X  BC  AB  ABC
X  BC  AB  BC

5
Simulacion:
3) Sección 4-5: 4-11, 4-15, 4-17

Pregunta 4-11
Determine la mínima expresión para cada mapa K de la Figura 4-49. Presta
atención al paso 5
del mapa in (a).

a)

6
BC
AC
ACD
X  AC  BC  ACD

7
Simulacion
Tabla de Verdad
A B C D X
0 0 0 0 1
0 0 0 1 1
0 0 1 0 1
0 0 1 1 1
0 1 0 0 1
0 1 0 1 1
0 1 1 0 0
0 1 1 1 0
1 0 0 0 0
1 0 0 1 0
1 0 1 0 1
1 0 1 1 1
1 1 0 0 0
1 1 0 1 0
8
1 1 1 0 1
1 1 1 1 0
b)
AD
BC
BD
X  AD  BD  BC

9
Simulacion
Tabla de Verdad
A B C D X
0 0 0 0 1
0 0 0 1 0
0 0 1 0 1
0 0 1 1 1
0 1 0 0 1
0 1 0 1 0
0 1 1 0 1
0 1 1 1 0
1 0 0 0 1
1 0 0 1 0
1 0 1 0 1
1 0 1 1 1
1 1 0 0 0
1 1 0 1 0
1 1 1 0 0
1 1 1 1 0

10
c)
AC
Nota:
Los mapas K que lleven X pueden usarse como comodín.
X  B  AC
Simulacion

11
Tabla de Verdad:
A B C X
0 0 0 1
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
4) Sección 4-6: 4-18, 4-19, 4-20, 4-21, 4-25, 4-26, 4-27.

Pregunta 4-18
(a) Determine la forma de onda de salida del circuito de la Figura 4-52.
(b) Repita con la entrada B en LOW.
(c) Repita con la entrada B en HIGH.
(a) Determine la forma de onda de salida del circuito de la Figura 4-52.

Simulacion:

12
Tabla de Verdad:
A B X
0 0 0
0 1 1
1 0 1
1 1 0
X  A B
X  AB  AB
Diagrama de Tiempo:
(b) Repita con la entrada B en LOW

Esquema:

13
Simulacion:
Diagrama de Tiempo

14
(c) Repita con la entrada B en HIGH.

Esquema
Simulacion:

15
Diagrama de Tiempo
5) Sección 4-7: 4-28, 4-29.

Pregunta 4-28
Rediseñe el generador de paridad y el verificador de la figura 4-25 para que
funcione con paridad impar. (Sugerencia ¿Cuál es la relación entre un bit
de paridad impar y un bit de paridad par para el mismo conjunto de bits de
datos?)

16
Esquema:
Simulacion:
Generador de Paridad Impar
Verificador de Paridad Impar (0 = no error, 1 = error)

17
Tabla de Verdad del Generador:

D3 D2 D1 D0 P
0 0 0 0 1
0 0 0 1 0
0 0 1 0 0
0 0 1 1 1
0 1 0 0 0
0 1 0 1 1
0 1 1 0 1
0 1 1 1 0
1 0 0 0 0
1 0 0 1 1
1 0 1 0 1
1 0 1 1 0
1 1 0 0 1
1 1 0 1 0
1 1 1 0 0
1 1 1 1 1
P  D3  D2  D1  D0
P  D3  D2  D1  D0
Tabla de Verdad del Verificador:
D3 D2 D1 D0 P E
0 0 0 0 0 1
0 0 0 0 1 0
0 0 0 1 0 0
0 0 0 1 1 1
0 0 1 0 0 0
0 0 1 0 1 1
0 0 1 1 0 1
0 0 1 1 1 0
0 1 0 0 0 0
0 1 0 0 1 1
0 1 0 1 0 1
0 1 0 1 1 0
0 1 1 0 0 1
0 1 1 0 1 0
0 1 1 1 0 0
0 1 1 1 1 1
1 0 0 0 0 0
1 0 0 0 1 1
1 0 0 1 0 1

18
1 0 0 1 1 0
1 0 1 0 0 1
1 0 1 0 1 0
1 0 1 1 0 0
1 0 1 1 1 1
1 1 0 0 0 1
1 1 0 0 1 0
1 1 0 1 0 0
1 1 0 1 1 1
1 1 1 0 0 0
1 1 1 0 1 1
1 1 1 1 0 1
1 1 1 1 1 0
E  D3  D2  D1  D0  P
E  D3  D2  D1  D0  P
6) Sección 4-8: 4-30, 4-31, 4-32, 4-33, 4-34, 4-36.
Pregunta 4-33
Diseñe un circuito que permita a la señal de entrada A pasar a través de la
salida solo cuando el control de la entrada B es LOW mientras que el
control de la entrada C es HIGH, de otra manera, la salida es LOW
Tabla de Verdad:
A B C X
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 0
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 0
X  ABC
19
Diagrama:
Simulacion:
7) Sección 4-9 al 4-13: 4-42, 4-43, 4-44, 4-45.

Pregunta 4-44
Asume que las compuertas de la Figura 4-40 son todas CMOS. Cuando el
técnico testea el circuito, encuentra que está operando correctamente
excepto cuando:
1. A = 1, B = 0, C = 0
2. A = 0, B = 1, C = 1
Para estas condiciones, las sondas lógicas indican indeterminados niveles
en Z2-6, Z2-11, Y Z2-8. ¿Cuál es la probable falla en el circuito? Explique.

20
Tabla de Verdad:
A B C Y
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 1
1 0 1 1
1 1 0 0
1 1 1 0
Cuando el Técnico testea:

A B C Y
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 0
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 0

21
Diagrama de cómo se encuentra el circuito testeado:
Explicación:
La falla se encuentra en que el inversor está en la salida de la
compuerta NOR y no en sus entradas donde debería estar.
Diagrama del circuito como debería ser:
B. Resolver DOS preguntas como mínimo de las siguientes: 4-8, 4-16,

4-23, 4-35.
Problema 4-35
Diseñe un circuito lógico que tiene dos entradas de señales A1 y A0 y una
entrada de control S que funciona de acuerdo a los requerimientos dados en
la Figura 4-57. Este tipo de circuitos es llamado un multiplexor

22
Tabla de Verdad:
A1 A0 S Z
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 0
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
Z  A0 S  A1S
Diagrama del Circuito:

23
Simulacion:
Problema 4-8
La figura 4-48 muestra un diagrama de un circuito para una alarma de
automóvil usado para detectar ciertas situaciones indeseadas. Los tres
interruptores son usados para indicar el estado de la puerta, la ignición, y
las luces, respectivamente. Diseñe un circuito lógico con estos tres
interruptores como entradas así la alarma estará activada cuando
cualesquiera de las condiciones existan.
 Las luces están encendidas mientras la ignición está apagada.
 La puerta está abierta mientras la ignición esta encendido.

24
Tabla de Verdad:
D I L A
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
A  DI  LI
Esquema:

25
Simulacion:
C. Diseñe un circuito digital multifunción para 16 variables de entrada

en base al CI 4048 (que es un CI multifunción de 8 entradas).
Establezca las ecuaciones booleanas de las funciones que se pueden
implementar para las 16 variables de entrada.
Específicamente implemente.
Una puerta NOR de 16 entradas.
Se pide.
 Resumen de la Hoja de Datos Técnicos del CI 4048. Buscar en
internet el “datasheet”
 Simular el equivalente lógico del CI y definirlo como símbolo.
Incluir el pin Vcc y el GND con la misma distribución de pines del
“data sheet”
 Mostrar el conexionado y simular el diseño usando el símbolo del CI
4048. Usar solo 02 chips CIs 4048 mediante el pin de expansión.
 El conexionado debe ser tal como se haría en un protoboard real.

26
Datasheet CI4048

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Circuitos Digitales 1 Informe 3

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Laboratorio de Circuitos Digitales – Informe NO 2

Facultad de Ingeniería Electrónica Y Eléctrica

A. Resolver UNA pregunta como mínimo de cada sección de Capítulo.

1) Sección 4-2 al 4-3: 4-2, 4-3

Facultad de Ingeniería Electrónica Y Eléctrica

Facultad de Ingeniería Electrónica Y Eléctrica

2) Sección 4-4: 4-4, 4-5, 4-6, 4-7, 4-9, 4-10

Facultad de Ingeniería Electrónica Y Eléctrica

X  ABC  ABC  ABC  ABC  ABC

Facultad de Ingeniería Electrónica Y Eléctrica

3) Sección 4-5: 4-11, 4-15, 4-17

del mapa in (a).

Facultad de Ingeniería Electrónica Y Eléctrica

Facultad de Ingeniería Electrónica Y Eléctrica

Facultad de Ingeniería Electrónica Y Eléctrica

Facultad de Ingeniería Electrónica Y Eléctrica

Facultad de Ingeniería Electrónica Y Eléctrica

4) Sección 4-6: 4-18, 4-19, 4-20, 4-21, 4-25, 4-26, 4-27.

(a) Determine la forma de onda de salida del circuito de la Figura 4-52.

Facultad de Ingeniería Electrónica Y Eléctrica

(b) Repita con la entrada B en LOW

Facultad de Ingeniería Electrónica Y Eléctrica

Facultad de Ingeniería Electrónica Y Eléctrica

(c) Repita con la entrada B en HIGH.

Facultad de Ingeniería Electrónica Y Eléctrica

5) Sección 4-7: 4-28, 4-29.

Facultad de Ingeniería Electrónica Y Eléctrica

Generador de Paridad Impar

Verificador de Paridad Impar (0 = no error, 1 = error)

Facultad de Ingeniería Electrónica Y Eléctrica

Tabla de Verdad del Generador:

Facultad de Ingeniería Electrónica Y Eléctrica

7) Sección 4-9 al 4-13: 4-42, 4-43, 4-44, 4-45.

Facultad de Ingeniería Electrónica Y Eléctrica

Cuando el Técnico testea:

Facultad de Ingeniería Electrónica Y Eléctrica

Diagrama de cómo se encuentra el circuito testeado:

B. Resolver DOS preguntas como mínimo de las siguientes: 4-8, 4-16,

Facultad de Ingeniería Electrónica Y Eléctrica

Facultad de Ingeniería Electrónica Y Eléctrica

Facultad de Ingeniería Electrónica Y Eléctrica

Facultad de Ingeniería Electrónica Y Eléctrica

C. Diseñe un circuito digital multifunción para 16 variables de entrada

Facultad de Ingeniería Electrónica Y Eléctrica

Facultad de Ingeniería Electrónica Y Eléctrica

Facultad de Ingeniería Electrónica Y Eléctrica

Facultad de Ingeniería Electrónica Y Eléctrica

Facultad de Ingeniería Electrónica Y Eléctrica

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Facultad de Ingeniería Electrónica Y Eléctrica

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