“UNIVERSIDAD CATOLICA DE SANTA MARIA”

FACULTAD DE CIENCIAS E INGENIERIAS FISICAS Y FORMALES

PROGRAMA PROFESIONAL DE INGENIERIA MECANICA, MECANICA ELECTRICA

Y MECATRONICA

TÍTULO :

𝟒𝒕𝒂 𝑷𝒓𝒂𝒄𝒕𝒊𝒄𝒂:
"𝑪𝒊𝒓𝒄𝒖𝒊𝒕𝒐𝒔 𝑺𝒆𝒄𝒖𝒆𝒏𝒄𝒊𝒂𝒍𝒆𝒔"

INTEGRANTES:

CURSO:

CIRCUITOS ELECTRONICOS II (Laboratório)

DOCENTE :

Ing. Collado Oporto Cristian

AREQUIPA – PERU

2015
 Laboratorio de Circuitos Electrónicos II UCSM

OBJETIVOS
 Conocer las características y funcionamiento de las compuertas Exclusivas.
 Conocer las principales características de un circuito lógico combinacional.
 Escribir la expresión booleana de salida de cualquier circuito lógico combinacional y desarrollar la tabla de verdad
a partir de la misma.
 Diseñar circuitos lógicos combinacionales e implementarlos mediante CI’s (puertas lógicas) que proporcionan los
fabricantes haciendo uso de la descripción, tabla de verdad y cronogramas facilitados.
 Adquirir destreza en el montaje de aplicaciones con circuitos combinacionales.

MARCO TEÓRICO

Dispositivos de memoria
Constituyen los elementos principales de un circuito digital secuencial ya que permite “recordar” el estado anterior del
sistema, que luego determinará el estado siguiente y la salida.

Un circuito de memoria o biestable tiene una o dos entradas de excitación, que son las que sirven para llevar al circuito
al estado deseado. Los dos tipos de circuitos de memoria usados son los latches y los flip – flops.

Un latch es el dispositivo cuyas señales de entrada de excitación controlan su estado. Si la entrada de excitación puede
colocarlo sólo en estado 1, este se llamará latch set. Si la entrada de excitación es capaz de colocarlo en estado 0, se
llamará latch reset. Si tiene entradas de excitación que pueden especificar un estado estable 0 ó 1, el latch se llamará
latch set – reset.

Diagrama de tiempos de un lach SR

Fig. 01

Un flip – flop difiere del latch porque tiene una entrada de control llamada reloj o clock, que es la encargada de determinar
el instante exacto en que el dispositivo cambiará de estado, según lo indicado por las entradas de excitación.

Programa Profesional de Ingeniería Mecánica, Mecánica Eléctrica y Mecatronica Página 2

 Laboratorio de Circuitos Electrónicos II UCSM

Diagrama de tiempos de un lach SR

Fig. 02

En ambos tipos de dispositivo las entradas de excitación y el estado anterior determinan el estado siguiente y la salida, la
diferencia está en que en el latch estos se consiguen en el instante en que cambien las entradas de excitación; en un flip
– flop el cambio lo determina la entrada de reloj.

Lach
Son dispositivos capaces de almacenar un bit de información, 1 ó 0, según lo indicado por sus entradas de
excitación. A continuación veremos cómo se implementa un latch usando compuertas lógicas y la
realimentación de sus señales.

Latch SET –RESET estructura NOR.

Fig. 03

Su símbolo lógico es el siguiente:

Símbolo esquemático del lach SET-RESET

Fig. 04

La tabla que permite observar los valores de las entradas y las salidas originadas se denomina Tabla de
Excitación.
Para construir esta tabla se debe considerar que quienes determinan el valor de la salida son las entradas S y R además
del valor que en ese instante tenga la salida Q, la Tabla de excitación es como la siguiente.

Programa Profesional de Ingeniería Mecánica, Mecánica Eléctrica y Mecatronica Página 3

 Laboratorio de Circuitos Electrónicos II UCSM

Tabla 01

Siendo su diagrama de tiempo el siguiente

Diagrama de tiempo de un Latch RS basado en compuertas NOR.

Fig. 05

Diagrama de estados del latch RS.

Fig. 06

Programa Profesional de Ingeniería Mecánica, Mecánica Eléctrica y Mecatronica Página 4

 Laboratorio de Circuitos Electrónicos II UCSM

FLIP FLOP

Dispositivos de funcionamiento muy similar a los latches, se caracterizan por tener una entrada de reloj que
define el instante exacto en que pueden cambiar de estado. En circuitos secuenciales síncronos se requiere
tener control absoluto del momento en el que ciertas líneas toman un estado determinado y no depender de los
valores que tomen las entradas.

El símbolo esquemático de este flip flop es el siguiente:

Símbolo esquemático.Flip Flop SR

Fig. 07

FLIP FLOP RS MAESTRO – ESCLAVO

Llamado también Flip Flop RS Master – Slave o FF RS MS. Flip flop formado a través de la
interconexión de dos latches RS con entrada de control, como se muestra en la figura siguiente:

Símbolo esquemático.Flip Flop SR Maestro-Esclavo

Fig. 08

Para explicar el funcionamiento de éste flip flop nos remitiremos a la figura 08, que muestra la estructura de
este flip flop.
Cuando la señal CLK es 0, el FF Maestro está habilitado (en modo compuerta) y el FFG Esclavo, deshabilitado (modo
retención). Esto tiene como consecuencia que los cambios en las entradas R y/o S sean asumidos por el Maestro pero
no por el Esclavo.

Si CLK cambia a 1, los papeles se invierten, es decir, el FF Maestro pasa a estar inhabilitado (modo retención) mientras
que el FF Esclavo se habilita (modo compuerta) teniendo como resultado que tanto la salida del FF Maestro, Q y Q`, sean
quienes determinen el valor de la salida del FF Esclavo.

Programa Profesional de Ingeniería Mecánica, Mecánica Eléctrica y Mecatronica Página 5

 Laboratorio de Circuitos Electrónicos II UCSM

Se suele decir que este flip flop es activado por pulsos en la línea CLK ya que requiere una transición de 0 a 1 y luego otra
de 1 a 0. En realidad, la activación se da solamente por un flanco ascendente, ocurre que para que pueda producirse otra
activación, la señal CLK deberá nuevamente volver a 0 para poder producir un nuevo flanco.

Para entender mejor el funcionamiento del FF RS MS nos remitiremos al siguiente diagrama de tiempos:

Diagrama de tiempos del FF RS MS.

Fig. 09

Cualquier cambio en las entradas R y/o S en un periodo de tiempo en el que no se da ningún flanco, no tendrá
ninguna ingerencia en la salida Q del FF. Incluso se puede notar que en un periodo ambas entradas (R y S) toman
valor 1 a la vez, lo que constituye una entrada prohibida pero como durante este periodo no se da ningún flanco
de subida, esta situación no implica ninguna dificultad para el FF RS MS.

Tabla 02

FLIP FLOP TIPO D MAESTRO – ESCLAVO

Siguiendo el mismo criterio que en el caso del FF RS MS, el flip flop tipo D se crea a partir de dos
latches tipo D con entrada de control, interconectando estas de modo que las salidas del FF sean
posibles de cambiar únicamente ante la ocurrencia de un flanco ascendente.
La arquitectura del flip flop tipo D será la siguiente:

Programa Profesional de Ingeniería Mecánica, Mecánica Eléctrica y Mecatronica Página 6

 Laboratorio de Circuitos Electrónicos II UCSM

Flip Flop Tipo D MS.

Fig. 10

En líneas generales y para no ser redundantes en la explicación del principio de funcionamiento podemos decir
que este flip flop tiene como objetivo el almacenamiento del valor ingresado por la entrada D en el instante en
que ocurre un flanco de subida en la entrada de reloj CLK.

Diagrama de tiempos del FF D MS.

Fig. 11

En este diagrama de tiempos es necesario hacer una observación especial, en el 4º flanco de subida se puede
observar que la entrada D cambia de valor en el mismo instante que se da el flanco y que la salida asume el
valor anterior de la entrada y no el nuevo. Esto tiene una explicación sencilla, en lo que se refiere a tipos de
activación, sabemos que la señal D es activa por nivel mientras que la señal CLK es activa por flanco, en función
al tiempo, el flanco ocurre en el instante de la transición de 0 a 1 mientras que una activación por nivel
requiere que la línea mantenga el nivel por un tiempo determinado, que por lo general ocurre después de que
se ha dado el flanco. En conclusión, el flanco ocurre en este flip flop cuando la señal en D aún no ha alcanzado
el tiempo requerido en el nuevo nivel, por lo que se asume su valor anterior.

Programa Profesional de Ingeniería Mecánica, Mecánica Eléctrica y Mecatronica Página 7

 Laboratorio de Circuitos Electrónicos II UCSM

Tabla 03

Diagrama de Estados del FF D MS.

Fig. 12

FLIP FLOP JK MAESTRO – ESCLAVO

Es una versión mejorada del flip flop RS, ya que evita la combinación de entradas prohibidas.
La relación entre las líneas es la siguiente: J = S y K = R.
El flip flop JK salva el caso de las entradas no permitidas del flip flop RS, cuando R = S = 1, incluyendo
en este caso una función nueva al flip flop que consiste en invertir el valor de la salida cuando se de
esta combinación de valores en su entrada.
De lo descrito anteriormente podemos deducir que la tabla de excitación del flip flop JK puede ser la siguiente:

Tabla 04

Diagrama de Estados del FF JK MS.

Programa Profesional de Ingeniería Mecánica, Mecánica Eléctrica y Mecatronica Página 8

 Laboratorio de Circuitos Electrónicos II UCSM

Fig. 13

FLIP FLOP TOGGLE (TIPO T)

Este flip flop es una variación del flip flop JK y consiste en usar una sola entrada (T) para seleccionar
una de dos funciones que puede cumplir el flip flop.
Si T = 0 el flip flop mantiene el valor existente en la salida Q, mientras que si T = 1 el valor de Q se
invierte.
La tabla de excitación será similar a la siguiente:

Tabla 05

Diagrama de Estados del FF T MS.

Fig. 14

EQUIPOS Y MATERIALES

 Fuente de Alimentación DC.

 Multímetro
 Punta de Prueba Lógica.
 CI-TTL 74LS00, 74LS02, 74LS04, 74LS08, 74LS11, 74LS27, 74LS32 (con sus hojas de datos  Datasheet) (Por lo
menos traer dos unidades de cada tipo).
 CI-TTl  De acuerdo a los diseños del procedimiento.
 04 DIP Switch de 4 y 8 contactos.
 10 Resistencias de 220 Ohm.
 10 Diodos LED de colores variados.
 Protoboard
 Cables de conexión.
 Herramientas (alicate pico de loro, alicate de pinzas, destornillador estrella, destornillador plano)
PROCEDIMIENTO

1.1. Construya el circuito de la figura 15 (Entradas R y S, salida Q y su correspondiente negada), se le

recomienda que inicialice con S=0, R=1.

Programa Profesional de Ingeniería Mecánica, Mecánica Eléctrica y Mecatronica Página 9

 Laboratorio de Circuitos Electrónicos II UCSM

1.2. A continuación llene la tabla 06 de verdad. Como en todas las prácticas deberá de usar interruptores y
leds con sus respectivas resistencias.

S R Q Q

0 1 0 1

0 0 0 1

1 0 1 0

Fig. 15
1 1 - -

Tabla 06

Programa Profesional de Ingeniería Mecánica, Mecánica Eléctrica y Mecatronica Página 10

 Laboratorio de Circuitos Electrónicos II UCSM

1.3. Qué sucede cuando R=S=1. describa las variaciones de la salida en función de la definición del FLIP-FLOP
RS.
En el estado cuando R=1 y S=1 ocurre un estado INDETERMINADO no reconoce el estado anterior.

1.4. Construya el circuito de la figura 16, inicialice con S=0 y R=1. Coloque CK en 1 y llene la tabla 07. Explique
este funcionamiento.
Al cambiar de 1 a 0 o viceversa las salidas Q y Q (negado) cambian de estado porque hemos aumentado
un pulso o una entrada mas llamada clock (Reloj) esto se convierte en un circuito secuencial y
combinacional.
1.5. Coloque CLK en 0 y llene la tabla 08. Explique este funcionamiento.
Aquí no ocurre ningún cambio en las salidas, más bien todas las salidas se convierten indeterminado , no
tiene un antecesor para la salida, esto funcionaria adecuadamente con un clk=1.
1.6. Fijando primero los valores de R y S, active la señal CLK provocando un cambio de 0 a 1. Explique qué
sucede mediante el llenado de la tabla 09.
En este estado inicial las salidas Q y Q(negado) están en estado indeterminado, pero al cambiar el clock
cambia de datos en la salida porque le damos un pulso al circuito , osea un estado predecesor o anterior
lo cual lo reconoce y trabaja de una forma secuencial.
1.7. Repita 1.6 para cuando la señal CK provoca un cambio de 1 a 0. Explique que sucede mediante la tabla
10.
En este caso ocurre lo contrario que de un estado con pulso cambia en algunos casos indeterminado, esto
ocurre por los predecesores anterior recalcando q en algunos casos como 0 0 y 1 1 , cambia el clock
convierte en indeterminación.
1.8. Finalmente explique cuál es la función de la señal CLK.
Permite el valor de entrada del FLIT-FLOT al activarse la señal de CLOCK, resulta copiarse la entrada del flip-
flop izquierdo (LATCH0.INPUT) a su salida (LATCH0.OUTPUT) y la entrada del flip-flop derecho
(LATCH1.INPUT) pasando a estado bajo, sin que su salida (LATCH1.OUTPUT), en estado alto, se vea afectada
dado que CLOCK se encuentra en estado bajo; permaneciendo en el mismo estado que al comienzo del
análisis, vuelve a repetirse la secuencia de estados.

Programa Profesional de Ingeniería Mecánica, Mecánica Eléctrica y Mecatronica Página 11

 Laboratorio de Circuitos Electrónicos II UCSM

Fig. 16

Programa Profesional de Ingeniería Mecánica, Mecánica Eléctrica y Mecatronica Página 12

 Laboratorio de Circuitos Electrónicos II UCSM

CK S R Q Q CK S R Q Q
1 0 1 0 1 0 0 1 -- --
1 0 0 0 1 0 0 0 -- --
1 1 0 1 0 0 1 0 -- --
1 1 1 -- -- 0 1 1 -- --
Tabla 07 Tabla 08

S R Q Q CK Q Q S R Q Q CK Q Q

0 1 -- -- de 0 a 1 0 1 0 1 0 1 de 1 a 0 0 1

0 0 -- -- de 0 a 1 -- -- 0 0 0 1 de 1 a 0 -- --

1 0 -- -- de 0 a 1 1 0 1 0 1 0 de 1 a 0 1 0

1 1 -- -- de 0 a 1 -- -- 1 1 -- -- de 1 a 0 -- --

Tabla 09 Tabla 10

1.1. Construir el circuito de la figura 17 describir su

funcionamiento al realizar mediante el pulsador S1.

𝑺 𝑸 ̅
𝑸
0 0 1

1 1 0

Fig. 17

Programa Profesional de Ingeniería Mecánica, Mecánica Eléctrica y Mecatronica Página 13

 Laboratorio de Circuitos Electrónicos II UCSM

Programa Profesional de Ingeniería Mecánica, Mecánica Eléctrica y Mecatronica Página 14

 Laboratorio de Circuitos Electrónicos II UCSM

2. FLIP-FLOP JK
2.1. Revise la hoja de datos del 7476 y arme el circuito de la figura 18.

Fig. 18

Programa Profesional de Ingeniería Mecánica, Mecánica Eléctrica y Mecatronica Página 15

 Laboratorio de Circuitos Electrónicos II UCSM

2.2. Coloque las señales PR (P) y CLR (C) a “1”, produciendo luego a través del switch un flanco de bajada (CK
pasa de “1” a “0”). Llene la tabla 11.

2.3. Active la señal PR con “0”. Qué sucede con la salida cuando varían J y K (mantenga CLR en “1”). Llene la
tabla 12.

P C J K Q Q CK Q Q P C J K Q Q CK Q Q

1 1 0 1 1 1 de 1 a 0 1 1 0 1 0 1 0 1 de 1 a 0 0 1

1 1 0 0 1 1 de 1 a 0 1 1 0 1 0 0 0 1 de 1 a 0 0 1

1 1 1 0 1 1 de 1 a 0 1 1 0 1 1 0 0 1 de 1 a 0 0 1

1 1 1 1 1 1 de 1 a 0 1 1 0 1 1 1 0 1 de 1 a 0 0 1

Tabla 11 Tabla 12

Programa Profesional de Ingeniería Mecánica, Mecánica Eléctrica y Mecatronica Página 16

 Laboratorio de Circuitos Electrónicos II UCSM

2.4. Active la señal CLR con “0”. Qué sucede con la salida cuando varían J y K (mantenga PR en “1”). Llene la
tabla 13.

2.5. Active las señales CLR y PR con “0”. Qué sucede con la salida cuando varían J y K. Llene la tabla 14.

P C J K Q Q CK Q Q P C J K Q Q CK Q Q

1 0 0 1 1 0 de 1 a 0 1 0 0 0 0 1 1 0 de 1 a 0 1 0

1 0 0 0 1 0 de 1 a 0 1 0 0 0 0 0 1 0 de 1 a 0 1 0

1 0 1 0 1 0 de 1 a 0 1 0 0 0 1 0 1 0 de 1 a 0 1 0

1 0 1 1 1 0 de 1 a 0 1 0 0 0 1 1 1 0 de 1 a 0 1 0

Tabla 13 Tabla 14

Programa Profesional de Ingeniería Mecánica, Mecánica Eléctrica y Mecatronica Página 17

 Laboratorio de Circuitos Electrónicos II UCSM

2.6. Active las señales CLR y PR con “1”. Además coloque las entradas J y K a “1”. Seguidamente use
el circuito reloj armado en el cuestionario previo. Qué sucede con las salidas Q y Q negada.
Como se le denomina a este tipo de trabajo.

3. FLIP-FLOP D
3.1. Revise la hoja de datos del 7474 y arme el circuito de la figura 19.

P C D Q Q CK Q Q

1 1 1 0 1 de 0 a 1 1 0

1 1 0 0 1 de 0 a 1 0 1

Tabla 15

Fig. 19

Programa Profesional de Ingeniería Mecánica, Mecánica Eléctrica y Mecatronica Página 18

 Laboratorio de Circuitos Electrónicos II UCSM

3.2. Coloque las señales CLR y PR a “1”, produciendo a través del switch un flanco de subida (CK
pasa de “0” a “1”). Desarrollar la tabla 10.

3.3. Cumplen el CLR y el PR la misma función que en el análisis con el JK? (Anexe una tabla en su
informe final)

Programa Profesional de Ingeniería Mecánica, Mecánica Eléctrica y Mecatronica Página 19

 Laboratorio de Circuitos Electrónicos II UCSM

CONCLUSIONES, OBSERVACIONES Y RECOMENDACIONES

Emita al menos tres conclusiones en torno al trabajo realizado

 Un flip-flop activado por nivel sólo puede cambiar mientras la señal de reloj esté en un
determinado nivel: nivel alto ("1") o nivel bajo ("0").

 Las compuertas lógicas son pequeños circuitos eléctricos que implementan operadores
lógicos.
 Los computadores consisten de circuitos lógicos combinacionales y secuenciales.
 Los circuitos combinacionales producen salidas inmediatamente después de que sus entradas
cambian.

 Los circuitos secuenciales requieren de las señal de reloj para producir cambios en las salidas

 El comportamiento de los circuitos secuenciales puede ser expresado utilizando tablas de

comportamiento.

Programa Profesional de Ingeniería Mecánica, Mecánica Eléctrica y Mecatronica Página 20