Instalación Icarus Verilog (iverilog) en windows

1. Descargue el instalador de Icarus Verilog desde http://bleyer.org/icarus.

2. Ejecute el instalador con las opciones por defecto. Asegúrese de:

a. Escoger una ruta de instalación cuyos nombres de carpetas no tengan espacios ni tildes.

b. Seleccionar la instalación de los componentes GTKWave y MinGW dependencies.

3. Agregue la ruta de instalación de iverilog y gtkwave a la variable de sistema Path.

a. Abra el editor de variables de entorno del sistema.

Elaborado por: Carlos Angulo Revisado por:

 b. Seleccione la variable Path y edite.

c. Asumiendo que realizó la instalación en “C:\iverilog” (la ruta por defecto):

■ En windows 7: ■ En windows 10:
agregue “ ;C:\iverilog\bin\;C:\iverilog\gtkwave\bin\ ” cree una nueva variable con el
al final del valor actual de la variable. valor “C:\iverilog\bin\”

y otra variable con el valor

“C:\iverilog\gtkwave\bin\”.

4. Presione + y ejecute cmd para abrir una ventana de comandos.

5. Ejecute el comando iverilog .

✔ Deberá recibir como respuesta “ iverilog: no source files ”.

✘ Si en caso contrario recibe un mensaje de error porque no reconoce el comando, cierre la

ventana de comandos y verifique el valor de la variable de entorno (paso 3).

6. Ejecute el comando gtkwave .

✔ Deberá abrirse la ventana del software de visualización gtkwave.

✘ Si en caso contrario recibe un mensaje de error porque no reconoce el comando, cierre la

ventana de comandos y verifique el valor de la variable de entorno (paso 3).
Simulación con iverilog
1. Guarde los archivos de verilog (*.v) con las fuentes de diseño y los estímulos de simulación en
una carpeta cuyo nombre no tenga espacios ni tildes.
2. Añada las siguientes líneas antes de “endmodule” al final del archivo de estímulos de simulación.
initial begin
// guardar resultados de simulación en archivo
$dumpfile("RESULTS.vcd");
$dumpvars;
// tiempo de simulación
#500;
$finish;
end
endmodule
3. Pulse y haga clic derecho sobre la carpeta.
Escoja la opción “ abrir ventana de comandos aquí ” en el menú contextual emergente.

4. Ejecute el comando iverilog -o salida.vvp STIM.v SOURCES.v para compilar los

archivos. Verifique que no arroje errores, esto es, que en pantalla no se observe salida alguna.

Resultados de compilación sin errores.

 Resultados de compilación con errores.

5. Ejecute el comando vvp salida.vvp para simular el diseño.

6. Ejecute el comando gtkwave RESULTS.vcd para abrir los resultados de la simulación en el

software de visualización.

7. Seleccione el módulo simulado y agregue las señales a la ventana de visualización.