UNIVERSIDAD DISTRITAL FRANCISCO JOSE DE CALDAS

ANALISIS Y DISEÑO DE MICROPROCESADORES

INFORME PROYECTO #1. EMULADOR DE TABLERO ELECTRÓNICO DE
BALONCESTO

1) Planteamiento del Problema

Como ha sido ampliamente mencionado, la evolución de la tecnología ha obedecido a
descubrimientos y desarrollo de materiales, tecnologías y procesos; en el caso de los
computacionales, el desarrollo de muchos ha sido posible gracias a la emulación
computarizada, lo que ahorra, dinero, trabajo y tiempo, y lo que convirtió a lenguajes
como VHDL en piedras base.
Es por ello que se evidencia la necesidad de dominar el manejo de la herramienta, así
como la descripción, simulación e implementación de proyectos en este lenguaje.

2) Objetivos
2.1 Objetivo general
Emular un tablero electrónico de baloncesto.
2.2 Objetivos específicos
 Realizar el diseño estructural basado en lógica combinacional y secuencial,
dadas unas especificaciones.
 Efectuar la descripción del diseño en lenguaje VHDL.
 Mostrar la ejecución física del diseño en lenguaje VHDL a través de una
tarjeta de desarrollo (PFGA).

3) Desarrollo
El diseño del proyecto fue planteado en 3 módulos, tiempo de juego, reloj de posesión del
balón y marcador, cada uno de los cuales hace parte de todo el modelo del tablero de básquet
que se muestra a continuación:
 Imagen 1. Esquema general planteado.

Luego de ese planteamiento inicial, se hizo el desarrollo de cada bloque teniendo en

cuenta las condiciones solicitadas y los parámetros de diseño en términos de circuitos
lógicos secuenciales, para proceder a realizar la respectiva descripción en lenguaje VHDL
y posteriormente la implementación en la tarjeta de desarrollo.

Más explícitamente, el sistema cumple:

- El contador del tiempo de posesión, el contador del tiempo de juego y el marcador.

- El marcador será el encargado de contar los puntos sumados (2 o 3 puntos) por cada
equipo.

- El reloj de posesión indicará cuando uno equipo tenga en su posesión el balón más de
24 segundos.

- El reloj de juego: es decreciente desde 12 min y 00 seg . El reloj puede detenerse en

cualquier instante y el controlador del tablero ajustarlo para reiniciar el partido en el
tiempo deseado con dos pulsadores (minutos y segundos). Una vez termine un cuarto
debe esperar 10 seg y reiniciarse para el siguiente cuarto.
- Marcador: debe llevarse la estadística de puntos anotados (0 - 99) tanto para el equipo

- visitante como para el local. Un switch indicará el equipo el equipo que anotó los
puntos y por

- simplicidad sólo se sumarán 2 o 3 puntos dependiendo del tipo de canasta pulsadores).

- Reloj de posesión: es decreciente y su conteo inicia en 24 seg. Cuando llegue a cero

debe generar un efecto que lo indique.

- Parada de relojes: un switch en ´0´permite detener los relojes del marcador, una vez
puesto en ´1´ CCC en los valores antes de la detención o ajustados.
i. Módulo de Marcador:

Este módulo está conformado por una memoria ROM y dos acumuladores en los cuales
se almacena el marcador de cada equipo. También posee una entrada para seleccionar el
equipo actual a sumar puntos o a visualizar marcador. La arquitectura es la mostrada en
la siguiente imagen:

Imagen 2. Esquema Registro puntos.

Las correspondientes simulaciones corresponder al test del circuito:

Imágenes 2 y 3. Simulación módulo de Marcadores.

ii. Módulo Clk_1 segundo:
Este módulo parte de la necesidad de obtener pulsos con periodo de 1 segundo a partir
de la frecuencia de reloj de la FPGA que es de 50MHz, consta de un contador y un
comparador de magnitud que generan un pulso a la salida por cada 50000000 pulsos de
entrada.

Imagen 4. Modelo esquemático del divisor de frecuencia a 1 seg.

iii. Módulo antirrebote de pulsadores:

Este fue implementado por la necesidad de aislar las señales reales del ruido presentes
en los pulsadores, el cuál consta de un flip-flop y un clk elegido de 250ms a la entrada
obtenido a partir de otro divisor de frecuencia como el anterior.

Imagen 5. Modelo esquemático de los módulos antirrebote.

iv. Módulo Reloj de posesión:
Este módulo fue diseñado en principio empleando contador diseñado a partir de un adder
y un comparador de magnitud para restringir el conteo hasta 23; este módulo depende de
un pulso rst y una señal de reloj de entrada de 1 seg, la cual es tomada del módulo
anterior.

Imagen 6. Modelo esquemático del módulo de reloj de posesión.

Imagen 7. Simulación de módulo de reloj de posesión.

 v. Módulo de Reloj de Juego
Para realizar el diseño de este módulo se realizó el siguiente modelo de caja gris:

Imágenes 8 y 9. Modelo de caja gris para módulo de tiempo de juego

Lo cual implico la generación de dos máquinas de estado:

 Máquina de estado de minutos:

Espera 10s
reset=’0’

1100
1011
0000

1010
0001

1001
0010
Stop=’1’

0011 1000

0100 0111

0101 0110

 Máquina de estados segundos:

 000
001 101

010 100
011
Con las mismas condiciones de transición. No obstante, para ello se requerían distintos
tiempos de transición de estados razón por la cual se implementó un contador cíclico de 0 a
60 s segundos, que disparaban una serie de señales

Imágenes 10 y 11. Simulaciones para módulo de tiempo de juego

 vi. Módulo de Visualización de salida:

El módulo final consta de un multiplexor para permitir el paso de una señal concatenada de 8 bits
para poder visualizarlo en los Leds de la FPGA. El método para seleccionar los 3 modos de
visualización se realizó por medio de un vector de 2 bits asignado a un par de switch de la FPGA.
Pero primero se realizó la concatenación mostrada a continuación, correspondiente a cada tipo de
visualización elegido:

Selección
Concatenación para visualización por Leds
Visualización
00 Cronómetro de Juego => Minutos (5) + ’0’ + Segundos (2)
Cronómetro de posesión =>
01
Seg_posesión (5) + Cuarto_Act (2) + Fin_tiempo_posesión (1)
10 Marcador => Puntaje (7) + Local/Visitante (1)
11 No usada, por defecto = “00000000”
 Imágenes 12. Modelo esquemático de la multiplexación de la salida.

Finalmente, el esquema completo del diseño del tablero de Basquet es el siguiente:

 Imágenes 13. Modelo esquemático completo de la implementación.

4. Análisis de Resultados y Conclusiones

- Se evidenció que es posible efectuar la descripción del diseño de un circuito
lógico combinacional y/o secuencial mediante VHDL, evitando de esta manera
realizar físicamente todo el montaje componente a componente, también que
se aprovechó así la capacidad de procesamiento de la tarjeta de desarrollo
FPGA.

- Como se muestra a lo largo del presente informe a través de las simulaciones,

los resultados fueron positivos, obteniendo en cada módulo lo planteado en el
diseño y cumpliendo con los parámetros y directrices solicitados.