CIRCUITOS ANALÓGICOS DE RETENCIÓN 1

Andrés Felipe Alfonso

Cristian Marín Ortega
Wilmar Quintín García

Universidad de Cundinamarca.
Facultad de Ingeniería
Ingeniería Electrónica

I. INTRODUCCION

Este documento tiene como objetivo dar a conocer los

aspectos principales de los circuitos analógicos de
retención, de orden cero, primer orden y poligonal.
Esta práctica se desarrolla en tres fases:
cálculos, Simulacion y montaje

II. PROCEDIMIENTO

Para poder implementar el circuito de retención

de orden cero se realizaron los siguientes
cálculos, teniendo en cuenta los parámetros de
diseño dados.
 La señal que se debe muestrear es una
onda sinusoidal con frecuencia de 500
Hz.

Basados en la señal continua y aplicando el

teorema de Nyquist fm > 10 veces de la
frecuencia continua, podremos reconstruir la
señal aproximadamente.

Para un retenedor orden cero tenemos.

X(t)=X(kT)

Para una señal continua de 500hz se obtuvo una señal de

muestreo mínima de 5Kh

Al aplicando los cálculos de diseño de un filtro pasa bajas

se obtuvo.
1
𝐶=
2𝜋 ∗ 𝐹𝑚 ∗ 𝑅

La resistencia se obtiene de la hoja de datos del

amplificador operacional R=75Ω

1
𝐶=
2𝜋 ∗ 5𝐾𝐻 ∗ 75Ω
C= 424nF Para un retenedor de primer orden tenemos:
 Simulacion retenedor de orden cero
𝑥(𝑘𝑇) − 𝑥(𝑘𝑇 − 𝑇)𝜏
ℎ(𝑘𝑇 + 𝜏) + 𝐾(𝑘𝑇)
𝑇
 2

Cálculos del derivador

𝑐 = 10𝑛𝐹

𝐴
𝑅 = 𝑅+ =
8∗𝑓∗𝑐

1
=
8 ∗ 5000 ∗ 10𝑛𝐹

𝑅+ 25𝑘Ω
𝑅1 = =
10 ∗ 𝐴 10

= 2.5 𝑘 Ω

Cálculos del sumador

𝑉𝑜 = 𝑉1 + 𝑉2
𝑅𝐹 = 6.8𝑘 Ω
𝑅𝐹
𝑅𝑉1 = = 6.8𝑘Ω
𝐴1
𝑅𝐹
𝑅𝑉2 = = 6.8𝑘Ω
𝐴2
𝑅𝐹
𝑅𝑉1 = = 6.8𝑘Ω
𝐴1
𝑅𝑃 = 𝑅𝑉1 ||𝑅𝑉2
𝑅𝑃 ∗ 𝑅𝐹 3.4𝑘Ω ∗ 6.8𝑘Ω
𝑅𝑥 = = = 6.8𝑘Ω
𝑅𝑃 − 𝑅𝐹 3.4𝑘Ω − 6.8𝑘Ω

III. RESULTADOS
 Simulacion retenedor primer orden
 Circuito retenedor de orden cero.
Para ala implementación del circuito se
emplearon:
circuitos operacionales ua741.
transistor mosfet 2n700 para muestrear la señal.
Fuente dual.
Generadores de señales.
Resistencias y capacitores calculados.
 3

IV. CONCLUSIONES

o Para este trabajo no se implementó el retenedor

poligonal, pero este cuenta con una mayor
fidelidad en la reconstrucción de la señal con
relación a los circuitos de retención de orden cero
y primer orden. Su mayor desventaja es el desfasé
de señal haciendo que su implementación sea
poco usual en sistemas de control.
Orden 0 y salida derivador
o El circuito retenedor de orden cero presenta una
señal con algunos errores dado que puede
 Circuito retenedor primer orden.
perderse información o generara información
incorrecta, ya que, al almacenar información por
puntos relacionados al periodo, hace que la
calidad de la señal sea baja.
o El circuito de retención de primer orden toma
como base el circuito retenedor de orden cero, lo
cual le permite tener y mantener una muestra
anterior y mantener una actual. convierte los
pulsos cuadrados en pulsos rampa, y hace una
sobreestimación en algunos lugares de la muestra
y así obteniendo una señal un poco más precisa.

V. BIBLIOGRAFIA

- https://www.uv.es/masefor/PAGINAS/ejemplos
deretenedores.html
- https://es.scribd.com/document/333955233/Amp
Salida primer orden vs señal de entrada
lificadores-Operacionales-Sumador-Restador-
Inversor-No-Inversor-Derivador-Integrador
1)