Previo 2 Original

UNIVERSIDAD NACIONAL MAYOR DE SAN
MARCOS
FACULTAD DE ING.ELECTRÓNICA,
ELÉCTRICA
Apellido y Nombre: Código:
Morales Vela, Erick 16190132

Huamán Calderón, Danilo 16190072
Mendoza Morales, Walter Hugo 16190096
Curso: Tema:
FAMILIAS LÓGICAS ESTATICAS Y

MICROELECTRONICA
DINAMICAS
Informe: Fechas: Nota:
PREVIO Realización: Entrega:
Numero:
Setiembre del 29 de
2019 Setiembre del
2 2019
Profesor:
Horario: Lunes 14:00 – 16:00 h
DR. ING. RUBEN ALARCON M.

FIEE-UNMSM. LABORATORIO DE MICROELECTRONICOS
1.Diseñar un sumador completo de 1 BIT usando PUERTAS DE PASO (Use dos transistores en
paralelo, tipo N y tipo P).
(Entradas: A,B y C Salidas: Suma y Acarreo)
C B A SUMA ACARREO
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
Realizando el mapa de Karnaugh
̿ 𝑩 + 𝑨𝑩
𝑺𝑼𝑴𝑨 = (𝑨 ̿ + (𝑨
̿ )𝑪 ̿𝑩̿ + 𝑨𝑩)𝑪
𝑨𝑪𝑨𝑹𝑹𝑬𝑶 = 𝑨𝑪 + 𝑩𝑪 + 𝑨𝑩
PUERTA DE PASO: Este tipo de configuración permite eliminar imperfecciones en el diseño final.
LAYOUT
Pág.2
SIMULACION
𝑓𝑚𝑎𝑥 = 10 𝐺𝐻𝑧
 Área del Layout
𝐴 = 1.06 𝑛𝑚2
2.Diseñar un restador completo de 1 BIT usando PUERTAS DE PASO (Use dos transistores en
paralelo, tipo N y tipo P)
(Entradas: A, B, D Salidas: Resta y Desborde)
A B D Resta Desborde
0 0 0 0 0
0 0 1 1 1
0 1 0 1 1
0 1 1 0 1
1 0 0 1 0
1 0 1 0 0
1 1 0 0 0
1 1 1 1 1
Realizando el mapa de Karnaugh
̿ 𝑩 + 𝑨𝑩
𝑹𝒆𝒔𝒕𝒂 = (𝑨 ̿ + (𝑨
̿ )𝑪 ̿𝑩̿ + 𝑨𝑩)𝑪
̿𝑩 + 𝑨
𝑫𝒆𝒔𝒃𝒐𝒓𝒅𝒆 = 𝑫𝑩 + 𝑨 ̿𝑫
Pág.3
LAYOUT
SIMULACION
𝑓𝑚𝑎𝑥 = 16.13 𝐺𝐻𝑧

 Área del Layout
Pág.4
𝐴 = 0.89 𝑛𝑚2
3. Diseñar la función dada usando el estilo CMOS estático:
Y=(A+B+C) (A+C+E) (A+D+E)
 TABLA LÓGICA.
A B C D E Y
0 0 0 0 0 0
0 0 0 0 1 0
0 0 0 1 0 0
0 0 0 1 1 0
0 0 1 0 0 0
0 0 1 0 1 1
0 0 1 1 0 1
0 0 1 1 1 1
0 1 0 0 0 0
0 1 0 0 1 1
0 1 0 1 0 0
0 1 0 1 1 1
0 1 1 0 0 0
0 1 1 0 1 1
0 1 1 1 0 1
0 1 1 1 1 1
1 0 0 0 0 1
1 0 0 0 1 1
1 0 0 1 0 1
1 0 0 1 1 1
1 0 1 0 0 1
1 0 1 0 1 1
1 0 1 1 0 1
1 0 1 1 1 1
1 1 0 0 0 1
1 1 0 0 1 1
1 1 0 1 0 1
1 1 0 1 1 1
1 1 1 0 0 1
1 1 1 0 1 1
1 1 1 1 0 1
1 1 1 1 1 1
 IMPLEMENTANDO MAPA DE KARNAUGH
A=0
CB\ED 00 01 11 10
00 0 0 0 0
01 0 0 1 1
11 0 1 1 1
10 0 1 1 1
Pág.5
A=1
CB\ED 00 01 11 10
00 1 1 1 1
01 1 1 1 1
11 1 1 1 1
10 1 1 1 1
De la cual al reducir obtenemos como función reducida:
Y=A+CE++BE+CD
Función Negada: 𝑌̅ = 𝐴̅𝐵̅𝐶̅ + 𝐴̅𝐶̅ 𝐸̅ + 𝐴̅𝐷

̅ 𝐸̅
ESTILO CMOS ESTÁTICO:
LAYOUT
Pág.6
SIMULACIÓN:
Podemos comprobar según nuestra tabla Lógica presentada anteriormente.
1
𝐹𝑅𝐸𝐶𝑈𝐸𝑁𝐶𝐼𝐴 𝑀Á𝑋𝐼𝑀𝐴 = = 4.273 𝐺𝐻𝑧
234𝑝𝑠
4. Diseñar la función dada usando el estilo CMOS dinámico. Use y vea el DT(*) dado.
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅
𝑭(𝑿𝟏, 𝑿𝟐, 𝑿𝟑, 𝑿𝟒 ) = (𝑿𝟏𝑿𝟐) + (𝑿𝟑𝑿𝟒) + (𝑿𝟏𝑿𝟒)
Como es un CMOS dinámico, existe una señal de reloj 𝜙 que divide el cilo de operación de la puerta edos
estados.
PRECARGA: (Cuando 𝜙 es 0), la salida F se carga condicionalmente a 1)
EVALUACION: (Cuando 𝜙 es 1), en función de las entradas la salida eventualmente se descarga a 0)
Tabla Lógica para F:
𝑿𝟒 𝑿𝟑 𝑿𝟐 𝑿𝟏 F
0 0 0 0 1
0 0 0 1 1
0 0 1 0 1
0 0 1 1 0
0 1 0 0 1
0 1 0 1 1
0 1 1 0 1
0 1 1 1 0
1 0 0 0 1
1 0 0 1 0
1 0 1 0 1
1 0 1 1 0
1 1 0 0 0
1 1 0 1 0
1 1 1 0 0
1 1 1 1 0
Pág.7
LAYOUT
SIMULACIÓN: Comprobamos según la tabla.
𝑭𝒓𝒆𝒄𝒖𝒆𝒏𝒄𝒊𝒂 𝒅𝒆 𝒍𝒂 𝒔𝒆ñ𝒂𝒍 𝑭𝑰 = 𝟎. 𝟓𝑮𝑯𝒛

𝟏
𝑭𝑹𝑬𝑪𝑼𝑬𝑵𝑪𝑰𝑨 𝑴Á𝑿𝑰𝑴𝑨 = = 𝟓𝟓. 𝟓𝑮𝑯𝒛
𝟏𝟖𝒑𝒔
Pág.8
5. Diseñar la F, usando el estilo DCVSL DINAMICO. Use y vea el DT (*) dado:
𝑭(𝑿𝟏 , 𝑿𝟐 , 𝑿𝟑 , 𝑿𝟒 ) = 𝑿𝟏 𝒙𝒐𝒓 𝑿𝟐 𝒙𝒐𝒓 𝑿𝟑 𝒙𝒐𝒓 𝑿𝟒

(*) DT: Para los diseños que se piden de tipo lógica dinámica, use un diagrama de tiempos similar al
mostrado:
 La frecuencia de operación está dada por ɸ. Simular a la más alta frecuencia posible.
 Para la señal ɸ considerar iguales tiempos de precarga / evaluación.
 Simular considerando las reglas, dadas en clases, para evitar “glitches” en las salidas.
 En la simulación es suficiente verificar con 03 combinaciones de las entradas.
 Usar la opción PULSE para generar las formas de onda de las entradas con respecto a la señal
ɸ. Como se muestra las entradas cambian cuando ɸ=0
Tabla lógica para F:
𝑿𝟏 𝑿𝟐 𝑿𝟑 𝑿𝟒 F
0 0 0 0 0
0 0 0 1 1
0 0 1 0 1
0 0 1 1 0
0 1 0 0 1
0 1 0 1 0
0 1 1 0 0
0 1 1 1 1
1 0 0 0 1
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 1
1 1 1 1 0
LAYOUT
Pág.9
Las simulaciones se dan de acuerdo a la siguiente tabla:

FI A B C D OUT
0 0 1 0 0 1
1 0 0 1 0 1
0 1 0 1 0 1
1 1 0 0 1 0
0 0 1 1 1 1
1 1 1 0 0 0
0 0 0 1 1 1
1 1 1 0 0 0
0 1 1 1 0 1
Simulaciones de acuerdo a la tabla dada:
𝑭𝒓𝒆𝒄𝒖𝒆𝒏𝒄𝒊𝒂 𝒅𝒆 𝒍𝒂 𝒔𝒆ñ𝒂𝒍 𝑭𝑰 = 𝟎. 𝟓𝑮𝑯𝒛

𝟏
𝑭𝑹𝑬𝑪𝑼𝑬𝑵𝑪𝑰𝑨 𝑴Á𝑿𝑰𝑴𝑨 = = 𝟔. 𝟒𝟏𝑮𝑯𝒛
𝟏𝟓𝟔𝒑𝒔
Pág.10
7. En los circuitos mostrados, las dimensiones W/L se dan en micras. Mediante se curva de
transferencia, determinar los parámetros y explicar su significado: VIH, VIL, VT, VOH, VOL, VM.
LAYOUT 1:
Pág.11
SIMULACIÓN:
NOTA: Podemos observar en la simulación que el inversor cuando diseñamos con 2 del mismo tipo
de transistor sale distorsionado.
ENCONTRANDO LOS PARÁMETROS RESPECTIVOS
LAYOUT 2
Pág.12
SIMULACIÓN:
𝟏
𝑭𝑹𝑬𝑪𝑼𝑬𝑵𝑪𝑰𝑨 𝑴Á𝑿𝑰𝑴𝑨 = = 𝟓𝟓. 𝟓𝑮𝑯𝒛
𝟏𝟖𝒑𝒔
Pág.13
NOTA: Podemos observar en la simulación que el inversor cuando diseñamos con 2 transistores pero que son de
distintos tipos, la señal nos sale más precisa.
ENCONTRANDO LOS PARÁMETROS RESPECTIVOS:
VOH: Voltaje de Salida en alto.
 Ocurre cuando la entrada es baja (Vin=0V).

 PMOS está activado, NMOS esta desactivado.
 PMOS lleva Vout a VDD.
𝑉𝑂𝐻 = 𝑉𝐷𝐷
VOL: Tensión de salida mínima
 Ocurre cuando la entrada es alta (Vin=VDD).

 PMOS está apagado, NMOS esta encendido.
 NMOS tira de VOUT a tierra.
𝑉𝑂𝐿 = 0𝑉
Pág.14
VIL: Entrada de bajo voltaje
 Vin tal que Vin<Vil.

 Donde VIL=O lógico.
 El punto “a” nos va a indicar la pendiente.
 Donde la pendiente llega a ser.
𝑑𝑉𝑖𝑛
= −1
𝑑𝑉𝑜𝑢𝑡
VIH: Entrada de alto voltaje
 Vin tal que Vin>VIH.

 Donde VIH = 1 lógico.
 El punto “b” nos va a indicar la pendiente.
 Donde la pendiente llega a ser.
𝑑𝑉𝑖𝑛
= −1
𝑑𝑉𝑜𝑢𝑡
VM: Voltaje de punto medio
 Ocurre cuando ambos transistores estén en saturación

 En un inversor siempre se cumplirá IDn = IDp.
VT: Voltaje Umbral

Nos indica en el que el transistor está conduciendo, que por lo general viene a ser VT=1V
Podemos observar los parámetros indicados en la siguiente gráfica.
Pág.15
 Cuando el Vi =1 el transistor P-MOS esta en corte, caso contrario para el transistor N-MOS que si conduce
a tierra, entonces la Vout= 0.
 Cuando el Vi =0 el transistor P-MOS esta en conducción , caso contrario para el transistor N-MOS que está
en corte , entonces la Vout= 1.
8. Dado el diagrama STICK simplificado, interprete dicho diagrama, dibuje el circuito esquemático
de transistores y obtenga la función de salida. Verifique mediante su tabla de funcionamiento.
 Desarrollamos el circuito esquemático con transistores:
Pág.16
̅ (𝑩
𝑺𝑨𝑳𝑰𝑫𝑨 = 𝑨 ̅ +𝑪 ̅𝑫̅)
 Obteniendo su tabla de la verdad:
A B C D Salida
0 0 0 0 1
0 0 0 1 1
0 0 1 0 1
0 0 1 1 1
0 1 0 0 1
0 1 0 1 0
0 1 1 0 0
0 1 1 1 0
1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1 0
1 1 0 0 0
1 1 0 1 0
1 1 1 0 0
1 1 1 1 0
Obtención del Layout mediante los grafos de Euler:
LAYOUT
Pág.17
SIMULACION
𝒇𝒎𝒂𝒙 = 𝟏𝟒. 𝟐𝟖 𝑯𝑮𝒛
Pág.18
9. En el circuito de la figura y tabla se define una lógica ternaria (3 niveles de voltaje), GND (DATA0),
VDD/2 (NULL), VDD (DATA1).
El voltaje ternario en la entrada (in), es codificada en DOS bits mediante los circuitos Detec0 y Detec1.
A partir del cual se puede implementar puertas lógicas que tendrán DOS salidas representando el
equivalente en lógica ternaria dada en la tabla.
Analizar el funcionamiento de los circuitos y diseñar la implementación en lógica ternaria de una

puerta NAND de 02 entradas ternarias (Ain y Bin) y la salida codificada en DOS líneas (F0 y F1). Buscar
en internet la tabla de verdad para lógica ternaria.
Hacer el layout correspondiente en la tecnología de L=0.25 micras, considerar para los transistores
MOS con las dimensiones W/L adecuadas (no mínimas necesariamente). Verificar su funcionamiento
mediante la simulación VDD puede ser 5V o 2.5V.
Definiendo la tabla ternaria:
A B A OR B A AND B NOT A
T T T T F
T U T U F
T F T F F
U T T U U
U U U U U
U F U F U
F T T F T
F U U F T
F F F F T
Pág.19
Tabla para la NAND:
A B NAND
1 1 0
1 NULL NULL
1 0 1
NULL 1 NULL
NULL NULL NULL
NULL 0 1
0 1 1
0 NULL 1
0 0 1
Se sabe que A y B son de 2 bits:
A0 A1 B0 B1 A B F0 F1
0 0 0 0 Vdd Vdd 1 1
0 0 0 1 Vdd NULL 0 1
0 0 1 0 Vdd X X X
0 0 1 1 Vdd Gnd 0 0
0 1 0 0 null Vdd 0 1
0 1 0 1 Null Null 0 1
0 1 1 0 Null X X X
0 1 1 1 Null Gnd 0 0
1 0 0 0 X Vdd X X
1 0 0 1 X Null X X
1 0 1 0 X X X X
1 0 1 1 X Gnd X X
1 1 0 0 Gnd Vdd 0 0
1 1 0 1 Gnd Null 0 0
1 1 1 0 Gnd X X X
1 1 1 1 gnd Gnd 0 0
Realizando mapas de karnough para F0 y F1:
𝑨𝟏 𝑨𝟎 \𝑩𝟏 𝑩𝟎 00 01 11 10
00 1 X
01 X X X X
11 X
10 X
Solucionando el diagrama:
𝐹0 = ̅̅̅
𝐴1 ̅̅̅
𝐵1
𝑨𝟏 𝑨𝟎 \𝑩𝟏 𝑩𝟎 00 01 11 10
00 1 X 1
01 X X X X
11 X
10 1 X 1
Pág.20
Solucionando el diagrama:
𝐵0 ̅̅̅
𝐹1 = ̅̅̅ 𝐴0
Diseño del LAYOUT:
Caso 1:
Siendo el caso que A y B sean valores entre 0 y 1:
Pág.21
Caso 2:
Tomando los valores de A= NULL Y B igual a una secuencia de entre 1 y 0
Caso 3:
Tomando los valores de A y B iguales a NULL
Pág.22
10. El circuito de la figura es un multiplicador de frecuencia. Si a la entrada se tiene una señal reloj
de frecuencia f, la salida será 2f. En la línea de retraso de inversores, incrementar las dimensiones
W/L de los transistores para usar MENOS DE CINCO inversores en total. Se pide diseñar el layout y
verificar la simulación.
Tabla de XOR
A B Vout
0 0 0
0 1 1
1 0 1
1 1 0
Layout
𝑨𝒓𝒆𝒂 = 𝟎. 𝟑𝟐 𝒏𝒎𝟐
Simulación
Pág.23
𝒇𝒎𝒂𝒙 = 𝟏𝟒. 𝟎𝟖 𝑮𝑯𝒛
OBSERVACIÓN: Como se puede observar por cada semiciclo por parte de la señal de entrada existe un ciclo
completo de la señal de salida. Esto demuestra que el circuito funciona como un duplicador de frecuencia.
Pág.24

Previo 2 Original

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UNIVERSIDAD NACIONAL MAYOR DE SAN

Apellido y Nombre: Código:

Morales Vela, Erick 16190132

FAMILIAS LÓGICAS ESTATICAS Y

Informe: Fechas: Nota:

PREVIO Realización: Entrega:

DR. ING. RUBEN ALARCON M.

Realizando el mapa de Karnaugh

𝑓𝑚𝑎𝑥 = 16.13 𝐺𝐻𝑧

 IMPLEMENTANDO MAPA DE KARNAUGH

De la cual al reducir obtenemos como función reducida:

Función Negada: 𝑌̅ = 𝐴̅𝐵̅𝐶̅ + 𝐴̅𝐶̅ 𝐸̅ + 𝐴̅𝐷

ESTILO CMOS ESTÁTICO:

Podemos comprobar según nuestra tabla Lógica presentada anteriormente.

PRECARGA: (Cuando 𝜙 es 0), la salida F se carga condicionalmente a 1)

EVALUACION: (Cuando 𝜙 es 1), en función de las entradas la salida eventualmente se descarga a 0)

Tabla Lógica para F:

SIMULACIÓN: Comprobamos según la tabla.

𝑭𝒓𝒆𝒄𝒖𝒆𝒏𝒄𝒊𝒂 𝒅𝒆 𝒍𝒂 𝒔𝒆ñ𝒂𝒍 𝑭𝑰 = 𝟎. 𝟓𝑮𝑯𝒛

5. Diseñar la F, usando el estilo DCVSL DINAMICO. Use y vea el DT (*) dado:

𝑭(𝑿𝟏 , 𝑿𝟐 , 𝑿𝟑 , 𝑿𝟒 ) = 𝑿𝟏 𝒙𝒐𝒓 𝑿𝟐 𝒙𝒐𝒓 𝑿𝟑 𝒙𝒐𝒓 𝑿𝟒

Tabla lógica para F:

Las simulaciones se dan de acuerdo a la siguiente tabla:

Simulaciones de acuerdo a la tabla dada:

𝑭𝒓𝒆𝒄𝒖𝒆𝒏𝒄𝒊𝒂 𝒅𝒆 𝒍𝒂 𝒔𝒆ñ𝒂𝒍 𝑭𝑰 = 𝟎. 𝟓𝑮𝑯𝒛

ENCONTRANDO LOS PARÁMETROS RESPECTIVOS

ENCONTRANDO LOS PARÁMETROS RESPECTIVOS:

VOH: Voltaje de Salida en alto.

 Ocurre cuando la entrada es baja (Vin=0V).

VOL: Tensión de salida mínima

 Ocurre cuando la entrada es alta (Vin=VDD).

VIL: Entrada de bajo voltaje

 Vin tal que Vin<Vil.

 Vin tal que Vin>VIH.

 Ocurre cuando ambos transistores estén en saturación

VT: Voltaje Umbral

Podemos observar los parámetros indicados en la siguiente gráfica.

 Desarrollamos el circuito esquemático con transistores:

Obtención del Layout mediante los grafos de Euler:

𝒇𝒎𝒂𝒙 = 𝟏𝟒. 𝟐𝟖 𝑯𝑮𝒛

Analizar el funcionamiento de los circuitos y diseñar la implementación en lógica ternaria de una

Definiendo la tabla ternaria:

Tabla para la NAND:

Se sabe que A y B son de 2 bits:

Realizando mapas de karnough para F0 y F1:

Siendo el caso que A y B sean valores entre 0 y 1:

Tomando los valores de A= NULL Y B igual a una secuencia de entre 1 y 0

Tomando los valores de A y B iguales a NULL

𝒇𝒎𝒂𝒙 = 𝟏𝟒. 𝟎𝟖 𝑮𝑯𝒛

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