“UNIVERSIDAD NACIONAL MAYOR DE SAN

MARCOS”
“FACULTAD DE INGENIERIA ELECTRONICA Y ELECTRICA”

INFORME FINAL
LABORATORIO 2

PROFESOR:
Alarcón Matutti, Rubén
CURSO:
Laboratorio de Micro/Nano Sistemas Electrónicos

TEMA:
Familias Lógicas Estáticas y Dinámicas
ALUMNO:
Ramos Lopez, Brando Bryan 16190183
Varillas Ramos, Favio Marcelo 16190090
Torres Guerreros, Ricardo Miguel 16190102

2019-II
1. Diseñar un sumador completo de 1 bit usando puertas de paso.

Fig. 1. Layout de un sumador completo

2. Diseñar un restador completo de 1 bit usando puertas de paso.

Fig. 2. Layout de un restador completo

3. Diseñar la función usando el estilo CMOS estático

𝒀 = (𝑨 + 𝑩 + 𝑪)(𝑨 + 𝑪 + 𝑬)(𝑨 + 𝑫 + 𝑬)

Fig. 3. Layout de la función Y (A, B, C, D, E)

4. Diseñar la función dada usando el CMOS dinámico

𝑭(𝑿𝟏 , 𝑿𝟐 , 𝑿𝟑 , 𝑿𝟒 ) = ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅
(𝑿𝟏 𝑿𝟐 ) + (𝑿𝟑 𝑿𝟒 ) + (𝑿𝟏 𝑿𝟒 )

Fig. 4. Layout de la función F (x1, x2, x3, x4)

5. Diseñar F, usando el estilo DCVSL DINAMICO. Use y vea el DT (*) dado

𝑭 = (𝒙𝟏 ∗ 𝒙𝟐 + ̅̅̅̅
𝒙𝟏 ∗ ̅̅̅̅ ̅̅̅̅ ∗ 𝑿𝟒 + ̅̅̅̅
𝒙𝟐)(𝑿𝟑 ̅̅̅̅ ∗ 𝑿𝟐 + 𝑿𝟏 ∗ ̅̅̅̅
𝑿𝟒 ∗ 𝑿𝟑) + (𝑿𝟏 ̅̅̅̅ ∗ ̅̅̅̅
𝑿𝟐)(𝑿𝟑 𝑿𝟒 + 𝑿𝟑 ∗ 𝑿𝟒)
̅̅̅̅ ∗ 𝑿𝟏 + ̅̅̅̅
̅ = (𝑿𝟐
𝑭 ̅̅̅̅ ∗ 𝑿𝟒 + ̅̅̅̅
𝑿𝟏 ∗ 𝑿𝟐)(𝑿𝟑 𝑿𝟑 ∗ 𝑿𝟒) + (𝑿𝟑 ∗ 𝑿𝟒 + ̅̅̅̅ 𝑿𝟒)(𝑿𝟏 ∗ 𝑿𝟐 + ̅̅̅̅
𝑿𝟑 ∗ ̅̅̅̅ 𝑿𝟏̅̅̅̅
𝑿𝟐)

Fig5. Layout de la función F=X1 XOR X2 XOR X3 XOR X4

6. Diseñar en cascada la función G mediante la función F, usando el estilo dinámico CMOS

domino.
 𝑮(𝑿𝟏 , 𝑿𝟐 , 𝑿𝟑 ) = 𝑭 ⊕ 𝑿𝟑
𝑭(𝑿𝟏 , 𝑿𝟐 , 𝑿𝟑 ) = 𝑿𝟏 ⊕ 𝑿𝟑 ⊕ 𝑿𝟐

Fig. 6. Layout de la función G (x1, x2, x3)

7. En los circuitos mostrados las dimensiones W/L se dan en micras. Realizar el layout de
cada una de ellas.
 Circuito 1

Fig. 7.1. Layout del Circuito 1

Circuito 2

Fig. 7.2. Layout del Circuito 2

8. Compruebe la obtención del layout mediante los grafos de Euler

̅ (𝑩
𝑭=𝑨 ̅𝑫
̅+ 𝑪 ̅)
 Fig. 8. Layout de la función F (A, B, C, D)

9. Analizar el funcionamiento de los circuitos y diseñar la implementación lógica ternaria de

una puerta NAND.
 Fig. 9. Layout de la función NAND de entradas ternarias

10. Realizar el circuito de un multiplicador de frecuencia

Fig. 10. Layout de un multiplicador de frecuencia