Sistemas Digitales 4 ITSU

Dpto.
de Sistemas Electrónicos y de Control
Sistemas Secuenciales I
OBJETIVOS.
1. Conocer las principales características de un

sistema secuencial.
2. Conocer la tabla de funcionamiento y las
características DC y AC de los circuitos
secuenciales básicos: latches y flip-flops.
3. Conocer el funcionamiento y diseño de registros
y contadores síncronos.
4. Comprender la información que proporciona el
catálogo sobre los circuitos integrados secuenciales.
5. Comprender los inconvenientes que presentan
los circuitos secuenciales asíncronos.
6. Comprender el funcionamiento de los sistemas
secuenciales síncronos mediante cronogramas.
7. Adquirir destreza en el análisis y diseño de
aplicaciones con circuitos secuenciales.
IV-0
Dpto. de Sistemas Electrónicos y de Control
Sistemas Secuenciales I
CONTENIDOS.
1. Introducción.
2. Circuitos secuenciales básicos: El latch.
3. Circuitos secuenciales básicos: El flip-flop.
4. Aplicaciones básicas de los flip-flops.

Registros y Contadores.
BIBLIOGRAFIA.
- “Fundamentos de Sistemas Digitales”. 6ªEdición

T. L. Floyd.
Ed: Prentice Hall.
Capítulos 8, 9 y 10.
IV-0
Estructura de un Sistema Secuencial
ENTRADAS
SALIDAS
LOGICA COMBINACIONAL
CIRCUITO DE
REALIMENTACION
IV-1
Latch S-R con entradas activas a

nivel alto
R Q
S Q
_
_ Q
R
Q
S
Latch S-R con entradas activas a

nivel bajo
_
S _
Q S S Q
_ _
_
_ R R Q
Q
R
IV-2
Tabla de verdad de un Latch S-R con

entradas activas a nivel bajo
Entradas Salidas Comentarios

/S /R Q /Q
1 1 NC NC El latch permanece en el mismo estado
0 1 1 0 Latch se pone a SET
1 0 0 1 Latch se pone a RESET
0 0 1 1 Condición no válida (funcionamiento
indeterminado)
Ejemplo
_
S
_
R
IV-3
Rebotes en un conmutador mecánico
+V
R +V
2
0
Paso de posición
1a2
1
Circuito para eliminar los rebotes

+V
R1 R2
2 S Q
1
R
IV-4
Latch S-R con entrada de habilitación
S
Q
EN
_
Q
R
Símbolo de un latch S-R con entrada de

habilitación
S Q
EN
_
R Q
IV-5
Tabla de verdad de un latch S-R con

entrada de habilitación

S R EN Q /Q
X X 0 NC NC El latch permanece en el mismo estado
0 0 1 NC NC El latch permanece en el mismo estado
0 1 1 0 1 Latch se pone a RESET
1 0 1 1 0 Latch se pone a SET
1 1 1 1 1 Condición no válida
Ejemplo
EN
IV-6
Latch D
D
Q
EN
_
Q
Símbolo de un Latch D
D Q
EN
_
Q
IV-7
Tabla de verdad de un latch D

D EN Q /Q
X 0 Q0 /Q0 No cambia
0 1 0 1 RESET
1 1 1 0 SET
Ejemplo
EN
IV-8
Inconveniente de los latches
"Carrera" por el lazo de realimentación
Latch D
Q
D
Circuito "1" EN
_
Q
Combinacional
Circuito detector de la transición de pulso
Retardo
CLK
IV-9
Flip-flop S-R disparado por flanco de

subida
S G1
G Q
3
Detector
CLK transicion
pulso
_
G Q
G2 4
R
Símbolo
S Q
CLK
_
R Q
Tabla de verdad
S R CLK Q /Q
0 0 X Q0 /Q 0 No cambia
0 1 ↑ 0 1 RESET
1 0 ↑ 1 0 SET
1 1 ↑ ? ? Condición no válida
IV-10
Flip-flop D disparado por flanco de

subida
D S Q
CLK CLK
_
R Q
Símbolo
D Q
CLK
_
Q
IV-11
Tabla de verdad de un flip-flop D

disparado por flanco de subida

D CLK Q /Q
1 ↑ 1 0 SET
0 ↑ 0 1 RESET
Ejemplo
CLK
IV-12
Flip-flop J-K disparado por flanco de

subida
J
G1
G3 Q
Detector
CLK transicion
pulso
_
G4 Q
G2
K
Realización con un
flip-flop S-R Símbolo
S Q J Q
J
CLK CLK
_ _
K Q
R Q K
IV-13
Tabla de verdad de un flip-flop J-K

disparado por flanco de subida

J K CLK Q /Q
0 0 ↑ Q0 /Q0 No cambia
0 1 ↑ 0 1 RESET
1 0 ↑ 1 0 SET
1 1 ↑ /Q0 Q0 Cambio (toggle)
Ejemplo
CLK
IV-14
Flip-flop T disparado por flanco de subida
T Q
CLK
_
Q
Realización con un flip-flop J-K
T J Q
CLK CLK
_
K Q
Tabla de verdad
Entradas Salida Comentarios
T CLK Q
0 ↑ Q0 No cambia
1 ↑ Cambia (toggle)
/Q 0
IV-15
Flip-flop J-K con entradas asíncronas

___
PRE
J Q
CLK
_
K Q
___
CLR
Ejemplo
(Flip-flop J-K con entradas J=K=1)
CLK
___
PRE
___
CLR
Preset Cambio Clear
IV-16
Ejemplo de aplicación del 74LS76
2
4 J PRE Q 15
1 CLK
_
16 K Q 14
CLR
74LS76
3
PIN 1 (CLK)
PIN 4 (J)
PIN 16 (K)
PIN 2 (PRE)
PIN 3 (CLR)
PIN 15 Q
IV-17
Flip-flop con habilitación de reloj
Circuito no recomendado
D D Q
ENABLE
CLK
CLK
Circuito recomendado
ENABLE
A/B
A
MUX
D Q Q
2A1
D B
CLK
CLK
IV-18
Flip-flop con reset síncrono
ENABLE
A/B
A
MUX
D Q Q
2A1
D B
RESET
CLK
CLK
Flip-flop con preset síncrono
ENABLE
A/B
A
MUX
D Q Q
2A1
D B
PRESET
CLK
CLK
IV-19
Tiempos de propagación
50% 50%
CLK CLK
50% 50%
Q Q
t PLH t PHL
___ 50% ___ 50%

PRE CLR
50% 50%
Q Q
t PLH t PHL
IV-20
Tiempo de set-up
50%
D
50%
CLK
ts
Tiempo de hold
50%
D
50%
CLK
th
IV-21
Tabla comparativa de algunos flip-flops comerciales
PARAMETRO TTL CMOS

(t = ns) 7474 74LS74 74S74 74LS76A 74LS112 74HC112
tPHL(CLK a Q) 40 30 9 20 20 21
tPLH(CLK a Q) 25 25 9 20 20 21
tPHL(/CLR a Q) 40 30 13.5 20 20 26
tPLH(/PRE a Q) 25 25 6 20 20 28
tset-up 20 20 3 20 20 20
thold 5 0 2 0 0 0
tw(CLK HIGH) 30 18 6 20 20 16
tw(CLK LOW) 37 - 7.3 - 25 -
tw(/CLR|/PRE) 30 15 7 25 30 -
fmax(MHz) 15 25 75 45 30 30
IV-22
Cálculo de la frecuencia máxima de

funcionamiento de un circuito secuencial
1
LOGICA
D Q
COMBINACIONAL
t p1 CLK
tp
t p1 > t p2 t set-up
2
LOGICA
D Q
COMBINACIONAL
t p2 CLK
tp
t set-up
CLK
T min = t pFF + t p1 + t set-up
CLK
1
f max =
t pFF + t p1 + t set-up
IV-23
Registro de desplazamiento entrada

serie-salida serie
Entrada Q0 Q1 Q2 Q3 Salida
datos D Q Q Q D Q datos
serie D D
serie
>CLK >CLK >CLK >CLK
CLK
Ejemplo
CLK 1 2 3 4 5 6 7 8
DATOS
ENTRADA 0 1 0 1 0 0 0 0
Q0
Q1
Q2
Q3
IV-24

serie-salida paralelo
Entrada
datos D Q D Q D Q D Q
serie
> CLK > CLK > CLK > CLK
CLK
Q0 Q Q2 Q3
1
Ejemplo
CLK
Entrada 0 1 1 0
Datos
Q0 0
Q1 1
Q2 1
Q 3 0
IV-25

paralelo-salida serie
D D D D
0 1 2 3
____
SHIFT/LOAD
G G G G G G
4 1 5 2 6 3
Salida
D Q D Q D Q D Q datos
Q1 Q Q serie
Q 3
0 2
CLK
Ejemplo
(D0=1, D1=0, D2=1, D3=0)
CLK 1 2 3 4
____
SHIFT/LOAD
Q 0 1 0 1
3
IV-26
Registro de desplazamiento entrada paralelo-salida paralelo
D0 D1 D2 D3
D Q D Q D Q D Q
>C >C >C >C
CLK
Q Q1 Q2 Q3
0
IV-27
Registro universal 74LS194
MUX MUX MUX MUX

Q0 00 Q1 00 Q2 00 Q3 00
DSR 01 Q0 01 Q1 01 Q2 01
Q1 10 Q2 10 Q3 10 D SL 10
A 11 B 11 C 11 D 11
S1
S0
Q0 Q1 Q2 Q3
D Q D Q D Q D Q
CLK CLK CLK CLK

C C C C
L L L L
CLK
CLR
IV-28
74LS194. Modo de funcionamiento: S1=0 y S0=0
MUX MUX MUX MUX

Q0 Q1 Q2 Q3
D SR 01 Q0 01 Q1 01 Q2 01
Q1 10 Q2 10 Q3 10 D SL 10
A 11 B 11 C 11 D 11
S1
S0
Q0 Q1 Q2 Q3
D Q D Q D Q D Q
CLK CLK CLK CLK

C C C C
L L L L
CLK
CLR
IV-29
MUX MUX MUX MUX

Q0 00 Q1 00 Q2 00 Q3 00
D SR Q0 Q1 Q2
Q1 10 Q2 10 Q3 10 D SL 10
A 11 B 11 C 11 D 11
S1
S0
Q0 Q1 Q2 Q3
D Q D Q D Q D Q
CLK CLK CLK CLK

C C C C
L L L L
CLK
CLR
IV-30
MUX MUX MUX MUX

Q0 00 Q1 00 Q2 00 Q3 00
D SR 01 Q0 01 Q1 01 Q2 01
Q1 Q2 Q3 D SL
A 11 B 11 C 11 D 11
S1
S0
Q0 Q1 Q2 Q3
D Q D Q D Q D Q
CLK CLK CLK CLK

C C C C
L L L L
CLK
CLR
IV-31
MUX MUX MUX MUX

Q0 00 Q1 00 Q2 00 Q3 00
D SR 01 Q0 01 Q1 01 Q2 01
Q1 10 Q2 10 Q3 10 D SL 10
A B C D
S1
S0
Q0 Q1 Q2 Q3
D Q D Q D Q D Q
CLK CLK CLK CLK

C C C C
L L L L
CLK
CLR
IV-32
Cronograma de un contador síncrono binario de 4 bits
CLK
Q0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
Q1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
Q2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
Q3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
IV-33
Contador síncrono binario de 4 bits

Vcc
T Q Q0
CLK CLK
T Q Q1
CLK
T Q Q2
CLK
T Q Q3
CLK
IV-34
Contador síncrono binario de 4 bits
Vcc D Q Q0
CLK CLK
D Q Q1
CLK
D Q Q2
CLK
D Q Q3
CLK
IV-35
Contador síncrono binario de 4 bits con

LOAD y CLEAR síncronos
CLK
Q0
1 00
MUX
0 01 Q Q0
A 10 D
4a1
Q0 11
CLK
/LOAD
/CLEAR
Q0
00
Q1 0 01 MUX
B 10 4a1
D Q Q1
Q1 11
CLK
Q0
Q1 Q2 00
MUX
0 01 Q Q2
C 10 D
4a1
Q2 11
CLK
Q0
Q1
Q2 00
Q3 0 01 MUX
D D Q Q3
10 4a1
Q3 11
CLK
IV-36
Contador en anillo
Pulso de reloj Q0 Q1 Q2 Q3
0 1 0 0 0
1 0 1 0 0
2 0 0 1 0
3 0 0 0 1
/PRE
Q0 Q1 Q2 Q3
D Q D Q D Q D Q
CLK
/CLR
IV-37
Contador Johnson
Pulso de reloj Q0 Q1 Q2 Q3
0 0 0 0 0
1 1 0 0 0
2 1 1 0 0
3 1 1 1 0
4 1 1 1 1
5 0 1 1 1
6 0 0 1 1
7 0 0 0 1
Q0 Q1 Q2 Q3
D Q D Q D Q D Q
> CLK >CLK > CLK > CLK Q3
CLK
/CLR
IV-38
Divisor de frecuencia
74LS163
Q Q Q Q R
A B C D C
O
L
E E C O C
N N L A L
A B C D P T K D R
Vcc CLK
CLK
QA
QB
QC
QD
IV-39
Secuenciadores
LOGICA
CONTADOR SALIDAS
SALIDA
LOGICA
ENTRADAS
CONTROL
Ejemplo
RELOJ
CONTADOR 0 0 1 2 3 4 5 6 7 0 1 2 3 4 5
COMIENZO
A=/Q2*Q1
B=Q2*/Q1*/Q0
IV-40
Contadores asíncronos
VCC
Q0 Q1 Q2
J Q J Q J Q
CLK CLK CLK CLK

Q0 Q1 Q2
K Q K Q K Q
FF0 FF1 F F2
0 1 2 3 4 5 6 7 0
CLK
Q0
Q1
Q2
IV-41
Inconvenientes de los contadores asíncronos
CLK
Q0
Q1
Q2
t PHL (CLK a Q0) tPHL (CLK a Q0)
t PLH (CLK a Q0)
t PHL (Q0 a Q1)
tPLH (Q0 a Q1)
t PLH (Q1 a Q2)
IV-42
Protección frente a metaestabilidad

Sistema
Síncrono
Entrada Q0
D Q
Asíncrona
> CLK
Q
D Q
1
> CLK
CLK
Sistema
Síncrono
Entrada Q0
D Q D Q D Q
Asíncrona > CLK >CLK > CLK
Q
D Q
1
>CLK
CLK
IV-43

Sistemas Digitales 4 ITSU

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Dpto.

de Sistemas Electrónicos y de Control

1. Conocer las principales características de un

2. Circuitos secuenciales básicos: El latch.

3. Circuitos secuenciales básicos: El flip-flop.

4. Aplicaciones básicas de los flip-flops.

- “Fundamentos de Sistemas Digitales”. 6ªEdición

Estructura de un Sistema Secuencial

Latch S-R con entradas activas a

Latch S-R con entradas activas a

Tabla de verdad de un Latch S-R con

Entradas Salidas Comentarios

Rebotes en un conmutador mecánico

Circuito para eliminar los rebotes

Latch S-R con entrada de habilitación

Símbolo de un latch S-R con entrada de

Tabla de verdad de un latch S-R con

Entradas Salidas Comentarios

Tabla de verdad de un latch D

Entradas Salidas Comentarios

Inconveniente de los latches

"Carrera" por el lazo de realimentación

Circuito detector de la transición de pulso

Flip-flop S-R disparado por flanco de

Flip-flop D disparado por flanco de

Tabla de verdad de un flip-flop D

Entradas Salidas Comentarios

Flip-flop J-K disparado por flanco de

Tabla de verdad de un flip-flop J-K

Entradas Salidas Comentarios

Flip-flop T disparado por flanco de subida

Realización con un flip-flop J-K

Flip-flop J-K con entradas asíncronas

Preset Cambio Clear

Ejemplo de aplicación del 74LS76

Flip-flop con habilitación de reloj

Flip-flop con reset síncrono

Flip-flop con preset síncrono

___ 50% ___ 50%

Tabla comparativa de algunos flip-flops comerciales

PARAMETRO TTL CMOS

Cálculo de la frecuencia máxima de

T min = t pFF + t p1 + t set-up

Registro de desplazamiento entrada

>CLK >CLK >CLK >CLK

Registro de desplazamiento entrada

> CLK > CLK > CLK > CLK

Registro de desplazamiento entrada

Registro de desplazamiento entrada paralelo-salida paralelo

>C >C >C >C

Registro universal 74LS194

MUX MUX MUX MUX

CLK CLK CLK CLK

74LS194. Modo de funcionamiento: S1=0 y S0=0

MUX MUX MUX MUX

CLK CLK CLK CLK

74LS194. Modo de funcionamiento: S1=0 y S0=1

MUX MUX MUX MUX

CLK CLK CLK CLK

74LS194. Modo de funcionamiento: S1=1 y S0=0

MUX MUX MUX MUX

CLK CLK CLK CLK

74LS194. Modo de funcionamiento: S1=1 y S0=1

MUX MUX MUX MUX

_ 50% _ 50%