D-LATCH

Latch es un dispositivo electrónico que se puede usar para almacenar un bit de información. El
enclavamiento D se utiliza para capturar o 'enganchar' el nivel lógico que está presente en la línea de
datos cuando la entrada del reloj es alta. Si los datos en la línea D cambian de estado mientras el
pulso del reloj es alto, entonces la salida, Q, sigue a la entrada, D. Cuando la entrada CLK cae al 0
lógico, el último estado de la entrada D queda atrapado y retenido en el pestillo.

Timing diagram

Desde el diagrama de tiempo, está claro que la forma de onda de la salida Q se asemeja a la forma
de onda de la entrada D cuando el reloj está alto, mientras que cuando el reloj está bajo Q retiene
el valor anterior de D (el valor anterior al reloj bajó a 0)

D FLIP FLOP

El funcionamiento de D flip flop es similar al D latch excepto que la salida de D Flip Flop toma el
estado de la entrada D en el momento de un borde positivo en el pin del reloj (o borde negativo si
la entrada del reloj está activa a baja) y lo retrasa en un ciclo de reloj. Es por eso que se conoce
comúnmente como flip flop de retraso. El D FlipFlop puede interpretarse como una línea de retraso
o retención de orden cero. La ventaja del flip-flop D sobre el "pestillo transparente" de tipo D es que
la señal en el pin de entrada D se captura en el momento en que se registra el flip-flop, y los cambios
posteriores en la entrada D se ignorarán hasta el siguiente evento de reloj.
Timing diagram

En el diagrama de tiempo, está claro que la salida Q cambia solo en el borde positivo. En cada borde
positivo, la salida Q se vuelve igual a la entrada D en ese instante y este valor de Q se mantiene
hasta el siguiente borde positivo

Características y aplicaciones de D latch y D Flip Flop:

1. D-latch es un dispositivo de activación de nivel, mientras que D Flip Flop es un dispositivo de

activación de borde.

2. La desventaja del D FF es su tamaño de circuito, que es aproximadamente el doble que el de un

pestillo D. Por eso, demora y el consumo de energía en Flip Flop es mayor en comparación con D
latch.

3. Los pestillos se usan como amortiguadores temporales, mientras que las chanclas se usan como
registros.

4. El flip flop puede considerarse como una celda de memoria básica porque almacena el valor en
la línea de datos con la ventaja de la salida se sincroniza con un reloj.

5. Muchas herramientas de síntesis lógica usan solo D flip flop o D latch.

6. FPGA contiene chanclas activadas por bordes.

7. Las chanclas D también se usan en máquinas de estados finitos.

Desencadenamiento de borde frente a nivel de reloj

1. Cuando un circuito se activa por flanco, la salida solo puede cambiar en el flanco ascendente o
descendente del reloj. Pero en el caso de nivel de reloj, la salida puede cambiar cuando el reloj es
alto (o bajo).

2. La salida de activación en el borde puede cambiar solo en un instante durante el ciclo de bloqueo;
con salida de reloj de nivel puede cambiar durante un medio ciclo completo del reloj.
DEL LIBRO QUE DEJO EL PROFE:

El SR Latch con enable se puede modificar para crear un nuevo dispositivo de almacenamiento
llamado D-Latch.

En lugar de tener dos líneas de entrada separadas para controlar las salidas del pestillo, la entrada
R del pestillo es en su lugar accionado con una versión invertida de la entrada S. Esto evita que las
entradas S y R sean siempre iguales valor y elimina los dos estados "No usar" en la tabla de verdad
que se muestra en la Fig. 7.12.

La nueva entrada única se renombra D para representar datos. Este nuevo circuito todavía tiene el
comportamiento de que almacenará el último valor de Q

y Qn cuando C = 0. Cuando C = 1, la salida será Q = 1 cuando D = 1 y será Q = 0 cuando D = 0.

El comportamiento de la salida cuando C=1 se llama seguimiento de la entrada. El esquema D-Latch,

símbolo y

La tabla de verdad se da en la figura 7.14.

VHDL D-LATCH (IMPLEMENTACIÓN DE VHDL)

Comencemos con el modelo de un simple D-Latch. Desde las salidas de este dispositivo de
almacenamiento secuencial no se actualizan continuamente, su comportamiento se modela
mediante un proceso. Ya que queremos crear un modelo sintetizable, utilizamos una lista de
sensibilidad para activar el proceso en lugar de declaraciones de espera. En el

En la lista de sensibilidad, debemos incluir la entrada C, ya que controla cuándo el D-Latch está en
modo track o store. También necesitamos incluir la entrada D en la lista de sensibilidad porque
durante el modo de seguimiento, la salida Q se le asigne continuamente el valor de D, por lo que
cualquier cambio en D debe activar el proceso. El uso de un

La instrucción if / then se usa para modelar el comportamiento durante el modo de seguimiento (C

= 1). Como el comportamiento no es

explícitamente indicado para cuando C = 0, las salidas mantendrán su último valor, lo que nos
permite simplemente terminar el

declaración if / then para completar el modelo. El ejemplo 9.1 muestra el modelo de

comportamiento para un D-Latch.