Resumen errores en el documento “ejecución del pipeline del CPU intel i486tm”

Alumno: Jostein Solano Boniche

Carne: 2016153586

Correo electrónico: jos28sb@gmail.com

Profesor: José Alberto Díaz García

Curso: Diseño de sistemas digitales

II Semestre 2019

Tecnológico de Costa Rica

Fecha de entrega: miércoles 6 de noviembre de 2019

Abstract

En el abstract se menciona el nuevo intel i486tm CPU, donde se menciona que puede
ejecutar las instrucciones más frecuentes en un ciclo, lo cual es un error porque todas las
instrucciones, de manera general se ejecutan en un ciclo de reloj, debido a la necesidad
sincronización a la hora de ejecutar las instrucciones.

Introduction/Goals

En una de las metas se plantea el querer tener el mismo ciclo de reloj o mayor, ya
que opera a una eficiencia 2 o 3 veces mayor que modelos anteriores de este procesador.
Basta decir, esto es un error debido a que lo que buscamos en hacer este tiempo de
ejecución menor, pues entre menos tiempo, mayor eficiencia.

Instruction Execution Pipeline

Para empezar, observamos que se menciona una etapa de decodificación en dos

partes, es decir, como bien se es sabido, el segmentado realiza instrucciones en cinco
etapas (búsqueda, decodificación, ejecución, memoria y escritura); es decir, si las
instrucciones son realizadas en cinco etapas, y dos de estas corresponden a decode uno
y dos, alguna de las mencionadas anterior es reemplazada por decode 2.

Pipeline Overview

Con base en el párrafo anterior, y en la sección que le sigue, observamos que todas
las instrucciones siguen cinco etapas, como mencionamos anteriormente, existen dos
decode, lo cual representa algo poco coherente, pues debido al decode extra, se elimina
la etapa de memoria (basándonos en los diagramas e información mostrada). El eliminar
la etapa de memoria, por razones obvias, representa un grave error pues entonces en
ningún momento se accedería a memoria ya sea para almacenar o extraer datos.

Ahora bien, las dos etapas de decodificación tienen de “facilitar” la decodificación de

las instrucciones pues son más complejas, no obstante, se mencionan excepciones que
ocupan dos ciclos de decodificación (ya sea 1 o 2). Desde mi punto de vista, tomando
en cuenta que de cierta forma estos decodes cumplen las funciones de memoria y otras
etapas, la eficiencia se pierde, pues se juega con muchas partes del proceso y algunas
pueden durar mas de lo normal, lo cual, no es eficiente.

Continuamente, se muestra una secuencia, la cual se dice poder resumir como un

add, cuyas etapas de ejecución representan la única modificación de constar de tres
etapas de execute. Es decir, literalmente se plantea una solución que ejecuta tres veces
una cálculo y luego procede al write back. La forma en que se plantea la ejecución es
completamente errónea, por motivos lógicos, pues luego de terminar un procedimiento,
se procede a realizar otro en la misma etapa de la arquitectura.

Además, se tiene que a la hora de hacerse saltos, se necesitan tres ciclos de reloj para
cargar la dirección si la condicionante es verdadera y un ciclo si es falso. No obstante,
se carga en el pipe ambas direcciones simultáneamente, lo cual podría ser más
fácilmente arreglado haciendo uso de una unidad de atascamiento. Se pierde eficiencia y
resulta un poco complicada la forma en que se ejecutan las instrucciones, pues realiza
simultáneamente diversas tareas de otras etapas de ejecución.