// DSCH 2.

6c
// 6/11/2019 17:56:09
// F:\dsh\3 PREGUNTA 10.sch

module 3 PREGUNTA 10( clk1,out3);

input clk1;
output out3;
nmos nmos(w2,vss,w1); // 1.0u 0.12u
pmos pmos(w4,vdd,w3); // 2.0u 0.12u
nmos nmos(w4,vss,w3); // 1.0u 0.12u
pmos pmos(w6,vdd,clk1); // 2.0u 0.12u
nmos nmos(w6,vss,clk1); // 1.0u 0.12u
pmos pmos(w1,vdd,w4); // 2.0u 0.12u
nmos nmos(w3,vss,w6); // 1.0u 0.12u
pmos pmos(w3,vdd,w6); // 2.0u 0.12u
nmos nmos(w1,vss,w4); // 1.0u 0.12u
pmos pmos(w7,vdd,w1); // 2.0u 0.12u
nmos nmos(w7,w2,w8); // 1.0u 0.12u
nmos nmos(w10,vss,w7); // 1.0u 0.12u
nmos nmos(w11,vss,w8); // 1.0u 0.12u
pmos pmos(w12,vdd,w8); // 2.0u 0.12u
nmos nmos(w12,w11,clk1); // 1.0u 0.12u
pmos pmos(w12,vdd,clk1); // 2.0u 0.12u
nmos nmos(w13,vss,w1); // 1.0u 0.12u
pmos pmos(w8,vdd,w1); // 2.0u 0.12u
nmos nmos(w8,w13,clk1); // 1.0u 0.12u
pmos pmos(w8,vdd,clk1); // 2.0u 0.12u
pmos pmos(w7,vdd,w8); // 2.0u 0.12u
nmos nmos(out3,w10,w12); // 1.0u 0.12u
pmos pmos(out3,vdd,w12); // 2.0u 0.12u
pmos pmos(out3,vdd,w7); // 2.0u 0.12u
endmodule

// Simulation parameters in Verilog Format

always
#1000 clk1=~clk1;

// Simulation parameters
// clk1 CLK 10 10