NIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

FACULTAD DE INGENIERÍA ELECTRÓNICA Y

ELECTRICA
2019

INFORME N° 3

CURSO : Laboratorio Microelectrónica

TEMA : Informe Previo 3
PROFESOR : Ing. Alarcón Matutti Ruben
ALUMNOS :
ALARCON PALOMINO MARY
REYES ANGUIZ LUIS
RIVAS MENDOZA MANUEL
 UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS
FACULTAD DE INGENIERÍA ELECTRÓNICA Y ELECTRICA

PREGUNTA 1

Diseñar un circuito lógico universal (CLU) como se indica:

Caso de dos entradas A y B cada un de 1 bit . Es decir que la salida de Fi CLU puede generar
las 16 posibles funciones Fi(A,B) como : AB,A’B’ ,A ,B ,1,0, etc. Mediante la selección de 4
entradas S3 S2 S1 S0.

FUNCIONES LÓGICAS PARA DOS ENTRADAS:

A B S1 S2 S3 S4 OUT
X X 0 0 0 0 0
X X 0 0 0 1 AB
X X 0 0 1 0 𝐴𝐵̅
X X 0 0 1 1 A
X X 0 1 0 0 𝐴̅𝐵
X X 0 1 0 1 B
X X 0 1 1 0 𝐴𝐵 + 𝐴̅𝐵
̅
X X 0 1 1 1 A+B
X X 1 0 0 0 ̅̅̅̅̅̅̅̅
𝐴+𝐵
X X 1 0 0 1 AB+𝐴̅𝐵̅
X X 1 0 1 0 𝐵̅
X X 1 0 1 1 A+𝐵̅
X X 1 1 0 0 𝐴̅
X X 1 1 0 1 𝐴̅ + 𝐵
X X 1 1 1 0 ̅̅̅̅
𝐴𝐵
X X 1 1 1 1 1

TABLA DE VERDAD:

n A B S1( C ) S2(D) S3( E) S4(F) OUT

0 0 0 0 0 0 0 0
1 0 0 0 0 0 1 0
2 0 0 0 0 1 0 0
3 0 0 0 0 1 1 0
4 0 0 0 1 0 0 0
5 0 0 0 1 0 1 0
6 0 0 0 1 1 0 0
7 0 0 0 1 1 1 0
8 0 0 1 0 0 0 1
9 0 0 1 0 0 1 1
10 0 0 1 0 1 0 1
11 0 0 1 0 1 1 1
12 0 0 1 1 0 0 1
13 0 0 1 1 0 1 1
14 0 0 1 1 1 0 1
15 0 0 1 1 1 1 1

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16 0 1 0 0 0 0 0
17 0 1 0 0 0 1 0
18 0 1 0 0 1 0 0
19 0 1 0 0 1 1 0
20 0 1 0 1 0 0 1
21 0 1 0 1 0 1 1
22 0 1 0 1 1 0 1
23 0 1 0 1 1 1 1
24 0 1 1 0 0 0 0
25 0 1 1 0 0 1 0
26 0 1 1 0 1 0 0
27 0 1 1 0 1 1 0
28 0 1 1 1 0 0 1
29 0 1 1 1 0 1 1
30 0 1 1 1 1 0 1
31 0 1 1 1 1 1 1
32 1 0 0 0 0 0 0
33 1 0 0 0 0 1 0
34 1 0 0 0 1 0 1
35 1 0 0 0 1 1 1
36 1 0 0 1 0 0 0
37 1 0 0 1 0 1 0
38 1 0 0 1 1 0 1
39 1 0 0 1 1 1 0
40 1 0 1 0 0 0 0
41 1 0 1 0 0 1 0
42 1 0 1 0 1 0 1
43 1 0 1 0 1 1 1
44 1 0 1 1 1 0 0
45 1 0 1 1 0 1 0
46 1 0 1 1 1 0 1
47 1 0 1 1 1 1 1
48 1 1 0 0 0 0 0
49 1 1 0 0 0 1 1
50 1 1 0 0 1 0 0
51 1 1 0 0 1 1 1
52 1 1 0 1 0 0 0
53 1 1 0 1 0 1 1
54 1 1 0 1 1 0 0
55 1 1 0 1 1 1 1
56 1 1 1 0 0 0 0
57 1 1 1 0 0 1 1
58 1 1 1 0 1 0 0
59 1 1 1 0 1 1 1
60 1 1 1 1 0 0 0
61 1 1 1 1 0 1 1

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62 1 1 1 1 1 0 0
63 1 1 1 1 1 1 1

𝑜𝑢𝑡 = 𝐴̅𝐵̅𝑆1 + 𝐵̅𝑆1𝑆3 + 𝐴̅𝐵𝑆2 + 𝐴𝐵𝑆4 + 𝐴𝐵̅̅̅̅ ̅̅̅̅̅̅

𝑆2𝑆3 + 𝐴𝐵𝑆3 𝑆4

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A B C S1 S2 S3 S4 OUT
X X X 0 0 0 0 0
X X X 0 0 0 1 AB
X X X 0 0 1 0 𝐴𝐵̅
X X X 0 0 1 1 A
X X X 0 1 0 0 𝐴̅𝐵
X X X 0 1 0 1 B
X X X 0 1 1 0 𝐴𝐵̅ + 𝐴̅𝐵
X X X 0 1 1 1 A+B
X X X 1 0 0 0 ̅̅̅̅̅̅̅̅
𝐴+𝐵
X X X 1 0 0 1 AB+𝐴̅𝐵̅
X X X 1 0 1 0 𝐵̅
X X X 1 0 1 1 A+𝐵̅
X X X 1 1 0 0 𝐴̅
X X X 1 1 0 1 ̅
𝐴+𝐵
X X X 1 1 1 0 ̅̅̅̅
𝐴𝐵
X X x 1 1 1 1 1

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2. Diseñe un circuito divisor expandible para números en binario natural: A (2n bits) / B (n
bits).
Diseño solo con circuitos combi nacionales (sin reloj).
Se debe mostrar el cociente y el residuo. Realice la simulación del Layout automático.
a) Para números en binario natural.
b) Para números con signo en complemento a DOS.

El divisor expandible diseñado es un divisor completo, el cual consta de las siguientes

etapas: Restador, Cociente Q y residuo (r1, r0).
Como paso inicial diseñaremos el divisor expandible con n=2, es decir, A (4bits) / B
(2bits) con un circuito combinacional partiendo del siguiente diagrama de bloques:

El diagrama de bloques representa en el fondo el proceso de la división tal como la

conocemos.
El bloque base es un restador de 5 entradas y 3 salidas:

El funcionamiento de este se describe a continuación:

Si 𝐵 < 𝑏 entonces 𝑟 =< 𝐵1 𝐵0 > y 𝑄 = 0
Sino 𝑟 =< 𝐵2 𝐵1 𝐵0 > −< 𝑏1 𝑏0 > y 𝑄 = 1
Entonces realizamos un mapa de Karnaught:

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 Para 𝑄:

𝐵1 𝐵0 𝐵1 𝐵0
00 01 11 10 00 01 11 10
𝑏1 𝑏0 00 1 1 1 1 𝑏1 𝑏0 00 1 1 1 1
01 0 1 1 1 01 1 1 1 1
11 0 0 1 0 11 1 1 1 1
10 0 0 1 1 10 1 1 1 1
̅̅̅
𝐵2 𝐵2
𝑄 = ̅̅̅ ̅̅̅̅̅̅
𝐵2 (𝑏 ̅ ̅ ̅̅̅
1 𝑏0 + 𝐵1 𝐵0 + 𝑏1 𝐵0 + 𝑏1 𝐵1 + 𝐵1 𝑏0 ) + 𝐵2

 Para 𝑟0 :

𝐵1 𝐵0 𝐵1 𝐵0
00 01 11 10 00 01 11 10
𝑏1 𝑏0 00 0 1 1 0 𝑏1 𝑏0 00 0 1 1 0
01 0 0 0 1 01 1 0 0 1
11 0 1 0 0 11 1 0 0 1
10 0 1 1 0 10 0 1 1 0
̅̅̅
𝐵2 𝐵2
𝑟0 = ̅̅̅ ̅̅̅0 𝐵0 + 𝑏1 ̅̅̅
𝐵2 (𝑏 𝐵1 𝐵0 + 𝑏̅1 𝑏0 𝐵1 ̅̅̅ ̅̅̅0 𝐵0 + 𝑏0 ̅̅̅
𝐵0 ) + 𝐵2 (𝑏 𝐵0 )

 Para 𝑟1

𝐵1 𝐵0 𝐵1 𝐵0
00 01 11 10 00 01 11 10
𝑏1 𝑏0 00 0 0 1 1 𝑏1 𝑏0 00 0 0 1 1
01 0 0 1 0 01 1 0 1 0
11 0 0 0 1 11 0 1 0 1
10 0 0 0 0 10 1 1 0 0
̅̅̅
𝐵2 𝐵2
𝐵2 (𝑏̅1 𝐵1 𝐵0 + 𝑏̅1 ̅̅̅
𝑟1 = ̅̅̅ 𝑏0 𝐵1 + 𝑏1 𝑏0 𝐵1 ̅̅̅
𝐵0 ) +
̅ ̅̅̅ ̅
𝐵2 (𝑏1 𝑏0 𝐵1 + 𝑏0 𝐵0 + 𝑏1 𝐵1 𝐵0 + 𝑏1 𝑏0 𝐵1 ̅̅̅
̅̅̅ ̅̅̅ 𝐵0 )

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CocienteQ

Residuo r0

Residuo r1

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El bloque principal quedaría de la siguiente manera:

El diseño general del divisor binario seria la agrupación de cuatro bloques principales:

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Simulación en DSCH
• B=11 y d=3 entonces Q= 3 y r= 2

• B=10 y d=3 entonces Q=3 y r=1

• B=8 y d=3 entonces Q=2 y r=2

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Simulación en Microwind

a) Para números con signo en complemento a DOS.

También utilizamos el anterior bloque:

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El circuito final quedaría:

Funcionamiento:
• D=-6 y d=2 entonces Q= -3 y r= 0

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• D=-7 y d=2 entonces Q= -3 y r= -1

• D=-1 y d=1 entonces Q= -1 y r= 0

• D=-5 y d=3 entonces Q= -1 y r= -2

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PREGUNTA 3

Respecto a la pregunta 9 y 10 del laboratorio N° 2. Hacer el layout automático y similar

mediante el programa DCSH y Microwind. Para el layout automático con DCSH configurar el L y
W adecuado.

Pregunta 9:

Tabla ternaria

A B A OR B A AND B NOT A
T T T T F
T U T U F
T F T F F
U T T U U
U U U U U
U F U F U
F T T F T
F U U F T
F F F F T

Circuito en el programa DSCH

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Circuito generado automáticamente por DSCH en Microwind

Grafica en microwind

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PREGUNTA 3 PROBLEMA 10

Circuito en el programa DSCH

Circuito generado automáticamente por DSCH en Microwind

Grafica en microwind

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