SRBmag‐An Interdisciplinary Open Access Journal                                                                                                                         

http://www.srbmag.org                                                                                                                                                                              
ISSN: 0975‐0754                                                                                                                                                                
Volume 1, Issue 1, Pages 19‐23, 2009                                                                                                                                                       
 
Article 

Nano CMOS 
 
Malay Ranjan Tripathy, Member, SRB 
Department of Electronics and Communication Engineering, Jind Institute of Engineering and 
Technology (JIET), Panipat Road, Jind – 126102, Haryana, India. 
Email: malay@srb.org.in  
 
Complementary metal‐oxide‐semiconductor (CMOS) has become major challenge to scaling and 
integration. However, innovation in transistor structures and integration of novel materials are 
needed to sustain this performance trend. CMOS variability in the scaling technology becoming 
very important concern because of limitation of process control over statistical variability related 
to the fundamental discreteness of charge and matter. Different aspects responsible for device 
variability  are  discussed  in  this  article.  The  challenges  and  opportunities  of  nano  CMOS 
technology are outlined here. 
    

INTRODUCTION 
 
Recent  trends  in  scaled  Complementary  metal‐oxide‐semiconductor  (CMOS)  transistors,  as  mentioned  by  the 
International Technology Roadmap for Semiconductors (ITRS) [1] and represented in Moore’s law [2,3] has driven 
the phenomenal success of the semiconductor industry, delivering larger, faster and, cheaper circuits. But as we 
move to more atomistic dimensions, simple scaling eventually stops. The devices are smaller, but many aspects of 
their performance deteriorate: leakage increases, gain decreases, and sensitivity to unavoidable small fluctuations 
in  the  manufacturing  process  rises  dramatically.  Power  and  energy  have  become  the  key  limiters  on  many  new 
designs.  We  can  no  longer  rely  on  experience  with  a  few  “worst  case”  process  corners  to  predict  worst‐case 
behavior  for  these  technologies.  Nothing  is  deterministic  any  longer:  most  relevant  parameters  are  statistical; 
many  exhibit  complex  correlations  and  distressingly  wide  variances.  The  rising  costs  associated  with  fabricating 
circuits  in  such  scaled  technologies  only  exacerbate  these  problems  of  predictability.  Keeping  in  view  of  these 
important  facts  we  have  outlined  here  some  aspects  of  device  variability,  challenges  of  future  scaled  CMOS 
technology and opportunities lies in coming decades of scaling and integration. 
 
WHY CMOS? 

This is very important to discuss why CMOS? What is really it? In general, “CMOS” refers to both a particular style 
of digital circuitry design, and the family of processes used to implement that circuitry on integrated circuit (chips). 
CMOS  circuitry  dissipates  less  power  when  static,  and  is  denser  than  other  implementations  having  the  same 
functionality. As this advantage has grown and become more important, CMOS processes and variants have come 
to dominate, so that the vast majority of modern integrated circuit manufacturing is on CMOS processes. 

The main principle behind CMOS circuits that allows them to implement logic gates is the use of p‐type and n‐type 
metal‐oxide‐semiconductor field‐effect transistors to create paths to the output from either the voltage source or 
ground. When a path to output is created from the voltage source, the circuit is said to be pulled up. On the other 
hand, the circuit is said to be pulled down when a path to output is created from ground. 

© authors                                                          Scientific Review Board  Page 19 
 
M. R. Tripathy                                                                                                SRBmag, Vol. 1, Issue 1, 19‐23 (2009) 

 
A major advantage of CMOS technology is the ability to easily combine complementary transistors, n‐channel and 
p‐channel, on a single substrate. 

WHAT IS NANOTECHNOLOGY? 

Nano now fascinates every body. It is really interesting and many wonder to come. Everywhere we started getting 
to hear Nano. By the way what is Nano? Is it Tata’s common man vehicle Nano Car or Nano robots or Nano CMOS? 
Nanotechnology  is  not  new.  Richard  Feynman  described  beautifully  on  nanotechnology  in  his  one  of  earlier 
lectures  during  1959  as  “There’s  Plenty  of  Room  at  Bottom”  [4].    An  approach  to  the  Development  of  General 
Capabilities for Molecular Manipulation in 1981, he built a framework for the study of devices that were able to 
move molecular objects and position them with atomic precision.  

Nano  is  a  prefix  meaning  one‐billionth.  In  distance,  a  nanometer  is  one  billionth  of  a  meter.  As  illustration,  a 
human hair is 100,000 nanometer (nm) in width. A red blood cell measures approximately 5,000 nm across. Ten 
hydrogen atoms, lined up side by side, if they were touching, would form a line roughly one nanometer in length. 
What confuses the situation is that some define nanotechnology as anything below the size of one micron or 1000 
nanometers.  This  definition  is  often  used  in  mass  media,  but  it  is  not  scientifically  accurate.    But  in  scientific 
domain  the  definition  often  used  to  be  as  nanotechnology  a  technology  involving,  at  a  minimum,  all  of  the 
following: research at the 1 to 100 nm range; creating and using structures that have novel properties because of 
their  small  size;  and  the  ability  to  control  or  manipulate  at  the  atomic  scale.  Studies  in  nano‐scale  become  fully 
complex.  It  involves  advanced  chemistry, biology, physics,  computer  science,  and  engineering.  The  properties  of 
nano‐scale  materials  are  governed  by  laws  of  quantum  physics,  causing  materials  to  display  properties  and 
characteristics that would be considered by the laws of classic Newtonian physics.  

INTRODUCTION TO NANO CMOS 
 
Since  the  invention  of  solid  state  devices  by  Bardeen,  Brattain,  and  Shockley  in  1947  [5],  the  microelectronics 
industry  have  shown  tremendous  growth  in  terms  of  providing  latest  technology  with  improving  cost, 
performance, and power consumption. As a result, the microelectronics industry has driven transistor feature size 
scaling  from  10μm  to  10  nm  [6‐9]  during  the  past  40  years.  During  these  periods  scaling  merely  achieved  by 
reducing feature size. But at times these changes have undergone some challenges. They are like the move from Si 
bipolar  to  p‐channel  metal‐oxide‐semiconductor  (MOS),  then  to  n‐channel  MOS,  and  finally  to  CMOS  planar 
transistors in the 1980s. This CMOS technology remained dominant in the market since last 20 years.  
 
Nano  CMOS  has  brought  many  challenges  for  further  scaling.  Happy  scaling  era  is  now  ending.  It  is  widely 
recognized that variability in device characteristics and the need to introduce novel device architectures represent 
major challenges to scaling and integration for present and next generation nano‐CMOS transistors and circuits. 
This  will  in  turn  demand  revolutionary  changes  in  the  way  in  which  future  integrated  circuits  and  systems  are 
designed.  To  tackle  this  problem  strong  links  must  be  established  between  circuit  design,  system  design  and 
fundamental  device  technology  to  allow  circuits  and  systems  to  accommodate  the  individual  behavior  of  every 
transistor on a chip. Design paradigms must change to accommodate this increasing variability.  

TECHNOLOGICAL TRENDS IN NANO CMOS 

Miniaturization of devices is a continuous trend in the microelectronic industry [10,11]. With decreasing feature 
size, the device cost decreases and its performance increases. This has led silicon microelectronics a transition to 
the sub‐micrometer scale – nano‐scale silicon electronics. Many integrated‐circuit components in production today 
consist of devices of nano scale size. These include molecular electronics, which utilize individual molecules in their 
structure. 

Scaling of transistor features made CMOS technology cheaper, larger and faster. However scaling devices towards 
nanometer‐scale  dimensions  is  rapidly  exacerbating  reliability  problems  in  large‐scale  integrated  ICs.  Power, 

© authors                                                          Scientific Review Board   Page | 20 
M. R. Tripathy                                                                                                SRBmag, Vol. 1, Issue 1, 19‐23 (2009) 

 
timing,  short  channel  effect,  variability  and  reliability  are  key  challenges  for  CMOS  integration  and  scaling.  New 
materials, process improvements and device engineering will come to the rescue, but as in the case of power, they 
are  not  sufficient.  As  transistor  get  smaller,  more  power  and  heat  dissipation  issues  develop.  According  to 
researchers  at  Intel  Corporation,  “the  primary  challenge  in  doubling  performance  is  power”.  For  an  example, 
reducing  leakage  power  (heat)  while  adding  more  and  smaller  transistors  (performance)  into  an  even  smaller 
footprint is a great challenge. Additionally, fabrication methods are reaching limits in their ability to continue to 
shrink components and devices further. 

Another important aspect of enhancing performance of scaled transistor is gate oxide and junction depth. These 
are scaled together along with gate length to avoid the short channel effects. In case of gate oxide various efforts 
are  being  done  to  improve  the  quality  of  device.  Sometime  gate  oxide  is  changed  from  silicon  oxide  to  a  much 
more complex combination such as a stack of thin layers of oxide with a higher dielectric constant than SiO2 (high‐k 
oxides), e.g. HfO2 and Hf silicates. Mean time the film deposition techniques are improved dramatically. The quality 
of hafnia films grown on silicon as well as quality of interfaces with both silicon substrate and metal gate is seen to 
be  better.  However,  the  performance  of  prototype  high‐k  transistors  is  still  affected  by  large  concentrations  of 
various defects. Oxygen vacancies and interstitial ions as well as grain boundaries and other defects in HfO2 and 
SiO2  films  and  at  HfO2/SiO2/Si  interface  are  often  implicated  in  causing  problems  and  variability  in  device 
performance. 

MOORE’S LAW 

Gordon Moore, the co‐founder of Fairchild Semiconductor that produced the first commercial integrated circuit in 
1958,  and  the  cofounder  of  Intel  the  semiconductor  giant,  describes  the  fantastic  growth  of  this  technology  in 
1965,  which  is  now  the  foundation  of  a  trillion‐dollar  electronics  industry.  The  empirical  observation  which 
popularly known as Moor’s law [2, 3] explains the growth of component density and performance of integrated 
circuits  doubles  every  two  years.  Guided  by  the  scaling  rules  set  by  Dennard  [12]  in  1974,  smart  optimization, 
timely  introduction  of  new  processing  techniques,  device  structures,  and  materials,  Moore’s  law  has  continued 
unabated  for  40  years.  Tremendous  advances  in  lithography  and  development  of  45  and  32  nm  node  process 
technologies  and  targets  define  to  maintain  more  Moor’s  law.  With  such  small  feature  sizes  in  high  volume 
production and further scaling of CMOS technologies not only shows microelectronics entered in nanoelectronics 
era  but  the  device  dimensions  are  now  comparable  to  those  being  explored  in  the  new  field  of  bottom‐up 
nanotechnology and molecular electronics. 

SCIENTIFIC CHALLENGES  
 
It is always believed that the key driver behind these trends is economics. Even though large increase in fabrication 
cost the microelectronic industry is trillion dollars now. It promises still higher growth in coming years. But we are 
not free from scientific challenges [13‐15] for further complex integration and scaling. Transistor scaling limits arise 
from practical limits related to leakage current at small gate lengths. The problem at small gate length is that the 
drain voltage reduces the barrier height even with the gate voltage off, which leads to undesirable, large off state 
leakage. This phenomenon is known as drain‐induced barrier lowering and/or degraded short channel effect (SCE). 
CMOS is best known for less power consumption device at least during off state. In present day high performance 
logic technologies designed for microprocessors, the leakage power of CMOS transistors is approximately 20‐30 W 
out  of  a  total  power  budget  of  100  W.  The  magnitude  of  leakage  power  is  already  at  the  practical  limit  since  it 
increases packaging cost and even more importantly, energy cost. 

As  scaling  of  CMOS  is  reaching  its  practical  limitation  in  terms  of  size,  various  reliability  issues  are  becoming 
prominence  in  the  present  applications.  Variability  in  transistor  characteristics  due  to  the  fundamental 
discreteness  of  charge  and  matter  is  one  of  scientific  challenge  in  further  scaling.  Parasitic  capacitance  and 
resistance are other challenges for the improvement of CMOS technology. The comparable parasitic resistance to 
improved channel materials and technology is a great challenge on the efficiency of scaled devices. 

© authors                                                          Scientific Review Board   Page | 21 
M. R. Tripathy                                                                                                SRBmag, Vol. 1, Issue 1, 19‐23 (2009) 

 
Metal resistance is another challenge in scaled CMOS devices. As the cross sectional area of the wire decreases the 
metal  resistance  increases  due  to  exponential  increase  in  resistivity.  Reduced  electron  mobility  due  to  surface 
scattering  plays  a  part  in  the  increased  resistivity.  Narrow  lines  result  in  smaller  grains,  which  cannot  be 
recrystallised  into  larger  grains  while  encased  in  a  narrow  groove  thus  increasing  the  resistivity  further.  This 
increased resistivity does not help to decrease scaled capacitance, which in turn gives rise to increase in delay in 
local wiring even though the length of local wires is getting shorter. 

In  software  designing  always  large  cell  ratio  helps  in  providing  acceptable  yield  in  presence  of  fluctuation  in 
intrinsic  parameters.  Thus,  variability  already  causes  significant  circuit  and  system  challenges  at  a  time  when 
design margins are shrinking, owing to lowered VDD and increased transistor count. In other hand, exponentially 
increasing  design  difficulties  along  with  the  enormous  logistic,  computational  and  data  management  needs  of 
statistical design imposes a challenge in designing. 

PROSPECTS TO REPLACE SILICON ELECTRONICS  
 
CMOS scaling is approaching atomistic limits; various questions arise regarding the future of microelectronics, the 
possibility of replacing Si CMOS transistors and time frame of new technologies. Even though these are difficult to 
answer  but  it  is  important  to  attempt  to  do  so  because  this  affects  trillion  dollars  worldwide  industry  and  the 
careers of most engineers. 
 
To  begin  with  if  we  retrospect  issues  on  the  basis  of  time  taken  for  each  level  of  changes  of  technology  from 
history  it  can  be  convinced  that  roughly  five  years  is  essential  for  each  level  of  technological  changes.  For  an 
example one level technology can be like changes from bipolar to planar CMOS technology along with strained Si, 
[16] high k‐dielectrics [17], computer architectures etc. 
 
If we expect single‐electron transport or spintronics to replace Si CMOS technology, which involves changes that 
affect multiple levels, may require 15‐20 years to replace existing technology. It involves multi level research and 
development  works  on  new  product  architecture,  software  to  take  advantage  of  their  unique  device  attributes.  
Since industry is a decade away to decide which new technology to pursue, then we can expect another 30 years 
to wait to see any radical change of ongoing technology in the main stream applications.  
 
On the other hand if we look for possible candidate to replace Si CMOS technology in future, it is quite difficult to 
go around the issues here. First instances we can check the possible improvements with existing Si CMOS planar 
technology. It is yes; we can still expect one order improvement in performance if and only if we invest few billion 
dollars  more  in  existing  a  trillion  dollar  invested  technology  since  last  40  years.  For  second  instances  we  can 
consider  non‐Si  charge‐based  devices  such  as  Ge  [18],  III‐V,  or  carbon  nanotube  channels,  which  are  yet  to 
estimate  regarding  the  possible  potential  performance  issues  over  Si  CMOS  devices.  Never  the  less  these  are 
promising areas need to be explored carefully for the improvement of future technology. 
 
CONCLUSIONS 

The trend of continuous scaled Si CMOS technology has approached physical limit. Even though another decade 
will observe more Moore’s trend achieving few more technological nodes in planar CMOS technology. There are 
many issues of variability in transistor characteristics and reliability of devices along with leakage power, parasitic 
resistance and capacitance practically limits the growth of the existing technology. Moreover, the radical change of 
CMOS technology will need changes along with much research and development works. It will require another 30 
years  to  realize  any  remarkable  developments  in  this  area.  However  the  existing  Si  CMOS  planar  technology  is 
seemed to be lucrative for immediate future of nanoelectronics.  

REFERENCES 

1. http://www.itrs.net  
2. G. E. Moore, Electronics, Volume 38, Page 114, 1965. 

© authors                                                          Scientific Review Board   Page | 22 
 M. R. Tripathy                                                                                                SRBmag, Vol. 1, Issue 1, 19‐23 (2009) 

 
3. G. E. Moore, Tech. Dig. IEDM, Volume 21, Page 11, 1975. 
4. R. Feynman,  J of Microelectromechanical systems, Volume 1, Page 60, 1992. 
5. J. Bardeen, and W. H. Brattain, Phys. Rev. B, Volume 75, Page 1208, 1994. 
6. P. Ranade et al., Tech Dig. IEDM, Page 211, 2005. 
7. A. Oishi et al., Tech. Dig. IEDM, Page 229, 2005. 
8. H. Ohta et al., Tech. Dig. IEDM, Page 237, 2005. 
9. L. Chang et al., Proc. IEEE, Volume 91, Page 1860, 2003. 
10. R. Iris Bahar, ICCD 2006, ISSN 1063‐6404 (Published in IEEE conf. proc. 2007).  
11. S. Luryi, J. Xu, and A. Zaslavsky, Future Trends in Microelectronics, Wiley – IEEE Press, 2002. 
12. R. H. Dennard et al., IEEE J. Solid‐state circuits, Volume 9, Page 256, 1974. 
13. D. Buchanan, IBM J. Res. Develp., Volume 43, Page 2057, 2004. 
14. M. Alam, Microelectron Reliab., Volume 48, Page 1114, 2008. 
15. D. Sylvester, K. Agarwal, S. Shah, Integration VLSI J., Volume 41, Page  319, 2008. 
16. M. Leong et al., Science, Volume 306, Page 2057, 2004. 
17. G. D. Wilk et al., J. Appl. Phys., Volume 89, Page 5243, 2001. 
18. H. Shang et al., IEEE Electron Device Lett., Volume 25, Page 135, 2004. 

© authors                                                          Scientific Review Board   Page | 23