Вы находитесь на странице: 1из 53

Использование логических

устройств в вычислительной
технике
Логические схемы имеют
практическое применение в технике

Они используются:
• Для реализации выполнения
арифметических операций;
• Для хранения информации.
Компьютер и алгебра логики:
как они связаны?
1. Компьютер может работать только с той
информацией, которая представлена в виде
двоичного кода.
2. На входы логических вентилей подаются
сигналы в виде двоичных кодов.

Вывод:
И в двоичной системе и в алгебре логики
информация представлена в виде двоичных
кодов
Все устройства ЭВМ (процессор, оперативная
память, контроллеры и т.д.) состоят из
типовых логических устройств, работающих
на основании аппарата математической
логики.
К типовым логическим устройствам ЭВМ
относятся:

• сумматоры • регистры
• полусумматоры • шифраторы
• триггеры • дешифраторы
• счетчики
Виды сумматоров

1. Одноразрядный двоичный сумматор


на два входа и два выхода называется
одноразрядным полусумматором.

2. Одноразрядный двоичный сумматор


на три входа и два выхода называется
одноразрядным сумматором на три
входа.
Полусумматор
Полусумматор – это логическая схема, способная
складывать два одноразрядных двоичных числа.
A S сумма A B P S
Σ
P перенос 0 0 0 0
B
0 1 0 1
P  A B 1 0 0 1
S  A  B  A  B  A B 1 1 1 0

7
Сумматор
Сумматор – это логическая схема, способная складывать
два одноразрядных двоичных числа с переносом из
предыдущего разряда.

A B C P S
0 0 0 0 0
A
Σ S сумма 0 0 1 0 1
B
P перенос 0 1 0 0 1
перенос C
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1

8
1. Рассмотрим назначение и принцип работы
полусумматора и сумматора

Вспомним таблицу сложения двоичных чисел.


Запишем ее в несколько иной форме.

A B S
0 0 0
0 1 1
1 0 1
1 1 1 0
Обратите внимание на дополнительный столбец.
Его мы ввели потому, что при «+» происходит перенос в
старший разряд.

Обозначим его Р и закончим заполнение


таблицы.
A B P S
0 0 0 0
0 1 0 1
1 0 0 1
1 1 1 0
Проанализируем полученный результат:

Столбик Р соответствует логической


операции умножения.
Столбец S соответствует логической
операции сложения, кроме случая, когда на
выходы подаются две единицы.
Логическое выражение, по которому можно определить сумму S,
записывается: S = (AvB)&¬(A&B).
Построим к этому логическому выражению логическую
схему:
A
B & AB S  A  B  A B
A
1
& A B
P
B & A B

Из схемы видно, что сигнал Р, можно снимать с первого


вентиля.
Полученная нами схема выполняет сложение
одноразрядных чисел и называется полусумматором, т.к.
не учитывает переноса из младшего разряда в старший.
Для учета переноса необходимо два
полусумматора.

Более «умным» является устройство,


которое учитывает перенос из младшего
разряда. Называется оно полным
одноразрядным сумматором.
Рассмотрим принцип работы
одноразрядного двоичного сумматора
Одноразрядный сумматор должен иметь три
входа: А, В — слагаемые и Р0 - перенос из
предыдущего разряда и выходы: S - сумма и Р -
перенос.
Нарисуем одноразрядный сумматор в виде
единого функционального узла:
Процессор, как правило, складывает n-
разрядные числа
Для того, чтобы вычислить сумму n-разрядных
двоичных чисел, необходимо использовать
многоразрядный сумматор, в котором на каждый
разряд ставится одноразрядный сумматор и выход-
перенос сумматора младшего разряда подключается
к входу сумматора старшего разряда.
Полный одноразрядный сумматор должен иметь три
входа: А, В – слагаемые и Р0 - перенос из младшего разряда и
два выхода: сумму S и перенос Р.
Таблица сложения одноразрядных двоичных чисел с
учетом переноса из младшего разряда имеет вид:
Слагаемые Перенос из младшего разряда Перенос Сумма
А В Р0 Р S
0 0 0 0 0
0 1 0 0 1
1 0 0 0 1
1 1 0 1 0
0 0 1 0 1
0 1 1 1 0
1 0 1 1 0
1 1 1 1 1
Формула переноса Р реализуется путем логического
сложения результатов попарного логического умножения
входных переменных А, В, Р0
P  ( A & B)  ( A & P0 )  ( B & P0 )
Для получения суммы S нужно результат логического сложения
входных переменных А, В, Р0 умножить на инвертированный
перенос Р.
S  ( A  B  P0 ) & P
Данное логическое выражение дает правильное значение суммы
во всех случаях, кроме случая, когда все входные переменные
принимают значения 1. Проверьте это!!!
Сумматор двоичных чисел
А
&

В
& 1

Р0
&

&
1

& 1
Виды сумматоров в зависимости от характера
ввода-вывода кодов и организации переносов
1. с параллельным действием - сложение
выполняется параллельно, сразу во всех
разрядах суммируемых чисел.
Виды сумматоров в зависимости от характера
ввода-вывода кодов и организации переносов
1. c последовательным действием - имеется только одна
одноразрядная суммирующая схема и результат
образуется последовательным сложением отдельных
разрядов.
ai s si
На соответствующие входы SM
этой схемы подаются числа ai и bi, bi
начиная с младших разрядов. На pi1 p pi
выходе формируется сумма si = ai  bi.
Так как операция сложения
происходит поразрядно, то на Пi
каждом шаге работы необходимо
помнить значения переноса из
младшего разряда.
Пi – память предыдущего состояния
Функциональная схема полусумматора на
базисе ИЛИ-НЕ

ai 1
1
1 si
1
1
bi
1

1 pi
Функциональная схема i-го разряда полного
параллельного сумматора на базисе И-ИЛИ-НЕ
ai 1 &

bi 1 si
1 &

pi-1
1
&

&

&
1 pi
&
1
Функциональная схема n-разрядного
сумматора
a1 S1
SM S
b1
Для получения n-
P p1
разрядных сумматоров
a2 S2 соединяют n
SM S
b2 одноразрядных полных
P p2
или полусумматоров
an Sn
SM S
bn

P pn
Триггер

• Важнейшей структурной единицей


оперативной памяти компьютера, а также
внутренних регистров процессора является
триггер. Триггер может находиться в одном
из двух устойчивых состояний, что
позволяет запоминать, хранить и считывать
1 бит информации.
2. Рассмотрим назначение и принцип
работы триггера
Триггер (trigger - защелка, спусковой
крючок) - это устройство, позволяющее
запоминать, хранить и считывать
информацию.

Триггер способен почти мгновенно


переходить из одного электрического
состояния в другое.
Логическая схема триггера выглядит
следующим образом:

Входы триггера расшифровываются следующим образом - S


(от английского Set - установка) и R (Reset - сброс). Они
используются для установки триггера в единичное состояние и
сброса в нулевое. В связи с этим такой триггер называется RS-
триггер.

Выход Q называется прямым, а противоположный -


инверсный. Сигналы на прямом и инверсном выходах, конечно
же, должны быть противоположны.
Классификация триггеров

По функциональному признаку -
• этот признак определяет назначение триггера и в
ряде случаев является решающим при выборе
типа триггера для проектируемого
вычислительного устройства или узла.
По указанному признаку различают:
- триггеры RS-, D-,T-, JK- и др. типов.
Классификация триггеров

По способу записи информации в триггер -этот


признак характеризует способ записи информации
и временную диаграмму работы триггера, т.е.
определяет ход процесса записи информации в
триггер. По этому признаку триггеры
подразделяются на две группы:
а) асинхронные;
б) синхронные;
Асинхронные триггеры
Запись информации в асинхронный триггер
осуществляется в произвольный момент времени
непосредственно с поступлением информационного сигнала
на один из установочных входов триггера.
Условное графическое обозначение
асинхронного RS-триггера

а – с инверсными входами; б – с прямыми входами


Таблица переходов асинхронного RS-
триггера
На элементах ИЛИ-НЕ
Инвер.
Вход S Вход R Прям. Q
Q
0 0 Хранение информ.
1 0 1 0
0 1 0 1
1 1 Запрещено

В нулевой момент времени, когда ни на один вход (R и S) не подана


логическая единица, прямой выход Q=0, соответственно, инверсный =1.
Если на вход S подать напряжение, уровень которого будет соответствовать
единице, то выход Q скачкообразно изменит свое значение на 1, а Q на 0.
Это произойдет запись информации. Если убрать единицу с “Set”, тогда
выходы не изменят свое состояние, останутся такими, какими были –
проявление свойства памяти. При подаче положительного сигнала на вход
сброса, то есть R=1, инверсный выход резко станет равен 1, а прямой Q = 0.
Таблица переходов асинхронного RS-
триггера

R S Q(t) Q(t+1) Пояснения


0 0 0 0 Режим хранения
0 0 1 1 информации (триггером)
R=S=0
0 1 0 1 Режим установки
0 1 1 1 триггера в единичное
состояние S=1
1 0 0 0 Режим записи нуля в
1 0 1 0 триггер R=1
1 1 0 * R=S=1 запрещенная
комбинация
Синхронные триггеры
Синхронные триггеры помимо информационных
входов содержат один или несколько синхронизирующих
входов .
Запись информации в такие триггеры осуществляется
только при подаче синхронизирующего импульса (С).
В свою очередь, синхронные триггеры подразделяются
на триггеры, работающие по уровню С – потенциальные
триггеры и на триггеры динамического типа,
срабатывающие поначалу или концу синхроимпульса.
Условное графическое обозначение
синхронного RS-триггера

на элементах 2И-НЕ (а) и временная диаграмма работы (б)


Таблица переходов синхронного RS-
триггера
С R S Q(t) Q(t+1) Пояснения
0 x x 0 0 Режим хранения
0 x x 1 1 информации
1 0 0 0 0 Режим хранения
1 0 0 1 1 информации
1 0 1 0 1 Режим установки
1 0 1 1 1 единицы S=1
1 1 0 0 0 Режим записи нуля
1 1 0 1 0 R=1
1 1 1 0 * R=S=1 запрещенная
1 1 1 1 * комбинация

Cимвол x означает, что значения логических уровней на


данном входе не важны. Они не влияют на работу триггера.
D-триггер
Схема D-триггера строится на основе
синхронного RS-триггера. Поскольку на входы R и S
RS-триггера нельзя одновременно подавать
активные сигналы, то для выполнения этого условия
достаточно установить инвертор. Получится
информационный вход D (вход данных), сигналы с
которого (логический 0 или логическая 1) будут
перенесены на прямой выход триггера по
активному сигналу входа синхронизации.
Рассмотрим таблицу переходов D-триггера с
прямыми входами D и С.
Схема и временная диаграмма работы D-
триггера

Таблица переходов

С D Q(t) Q(t+1) Пояснения


0 x 0 0 Режим хранения
0 x 1 1 информации
1 0 x 0 Режим записи
1 1 x 1 информации
Условное графическое обозначение D-
триггеров

а – без асинхронных входов; б – с асинхронными входами R и S


Т-триггер
Вход Т – счётный вход, поэтому Т-триггер
называется счётным. Он переключается по каждому
активному логическому сигналу на
информационном входе Т. Такому алгоритму
работы соответствует таблица переходов, в которой
активным считается сигнал логической 1.
Таблица переходов Т-триггера

Т Qn Qn+1
0 0 0
1 0 1
1 1 0
0 1 1
Реализация на основе D-триггера
У D-триггера сигнал с информационного входа D
переносится на прямой выход Q по каждому активному
сигналу входа синхронизации. Если на входе D будет сигнал ,
то он всегда будет противоположным сигналу на прямом
выходе, и, следовательно, при работе такой схемы будет
реализован алгоритм работы счётного триггера.
JK-триггер

Cтроится на базе RS-триггера с динамическим тактовым, в отличие


от него, в JK-триггере устранено запрещенное состояние при J = К=
1. При совпадении логических единиц на информационных входах J и
К он работает как счетный (режим переключения), т.е. меняет свое
состояние на противоположное при каждом новом такте. Логическая
1 на входе J устанавливает триггер в состояние единицы (режим
записи 1, установка), логическая 1 на входе К переводит триггер в
состояние логического нуля (режим записи 0, сброс) при наличии
тактирования. При наличии логических нулей на входах J и К тактовый
импульс не меняет состояние триггера (режим хранения).
Триггер с динамическим управлением
Все рассмотренные выше триггеры являются
триггерами со статическим управлением. Это
накладывает определённые требования на построение
схем, так как во время активного состояния сигнала
синхронизации сигналы на информационных входах не
должны изменяться, что бывает трудно обеспечить,
особенно при большой частоте работы схемы. От такого
недостатка свободны триггеры с динамическим
управлением. Суть динамического управления
заключается в том, что в качестве активного сигнала
синхронизации выступает не уровень, а его изменение.
Переключение триггера происходит в момент смены
уровней на входе синхронизации.
Двухступенчатый Т-триггер
Если триггер переключается по фронту импульса
синхронизации (переключение от логического 0 к логической 1),
то это прямой динамический вход, а если по срезу импульса
синхронизации (переключение от логической 1 к логическому 0) –
инверсный динамический вход.
Т б Т
а C C

С С

t t
Q Q
t t

а - с прямым; б - с инверсным динамическим входом


Реализация всех рассмотренных триггеров
на JK-триггере

а – синхронный RS-триггер; б – D-триггер; в – Т-триггер


Двухступенчатый Т-триггер
В двухступенчатом триггере, содержащем два
последовательно включённых триггера с обратными
связями, «новая» информация запоминается в первом
триггере при сохранении «старой» информации во втором.
Когда «новая» информация сохранена, и снят активный
сигнал с входа Т, происходит стирание «старой» информации
и перезапись «новой» информации во второй триггер.
Двухступенчатый синхронный JK-
триггер
Отличительной особенностью JK-триггера является то, что
он не имеет запрещённых комбинаций входных сигналов на
информационных входах. Работу JK-триггера описывает
таблица переходов, в которой активным считается сигнал
логической 1. Активный сигнал входа J переключает триггер
в состояние Q=1, а входа К – в Q=0.
Таблица переходов JK-триггера
С J K Qn Qn+1
1 0  0 0
1 1  0 1
1  1 1 0
1  0 1 1
0 0  0 0
0 1  0 0
0  1 1 1
0  0 1 1

Из таблицы переходов следует, что при одновременной


подаче на информационные входы J и K активных сигналов
триггер работает как счётный. Такое возможно только в
двухступенчатом триггере.
Триггер

• Один триггер хранит бит информации.


• Для хранения 1 байта необходимо ? триггеров

 Современные микросхемы памяти содержат


миллионы триггеров
 На триггерах основана статическая память
(кэш-память).
• Динамическая память (оперативная) устроена по
принципу конденсатора: заряженный
конденсатор соответствует 1, а незаряженный – 0
Логическая схема последовательного
сумматора с D-триггером в качестве памяти
предыдущего состояния
ai s si При использовании триггеров
SM
bi в качестве элементов памяти
pi  1 pi
необходимо предусматривать
p установку их в начальное (в
частности, нулевое) состояние.
Это обусловлено
от ГИ С Т
неопределенностью исходного
Нач.уст. D состояния триггера в начальный
“1” момент работы
R последовательного сумматора.
Последовательный сумматор для сложения
одновременно трех слагаемых
Схема состоит из двух комбинационных одноразрядных сумматоров
SM1 и SM2 и двух триггеров Т1 и Т2. Сумматор SM1 и триггер Т1 образуют
последовательный сумматор для сложения первых двух слагаемых, i-e
разряды которых обозначены x i1 и x i2. Сумматор SM2 и триггер T2 образуют
последовательный сумматор для сложения суммы первых двух слагаемых и
третьего слагаемого, i-е разряды которых обозначены si и xi3 .
x i1 S i Si
SM S SM S
x i2

1 p 2 p
x i3

D T D T
p i 1

Ci p i 1
C 1 C 2
Примеры микросхем триггеров

Микросхемы К555М2 и К555ТВ6 имеют дополнительные входы для


предварительной установки в единичное или нулевое состояние
(комбинированные триггеры). При этом входы установки R и S
являются асинхронными (приоритетными).
Микросхема К555ТР2 содержит четыре асинхронных RS-триггера,
причем два из них имеют по два объединенных логикой ИЛИ входа S
(подача логического 0 на любой из них устанавливает триггер в
единичное состояние).
Без преувеличения триггер является одним из
существенных узлов при проектировании ПК

Так как триггер может хранить только 1 бит


информации, то несколько триггеров объединяют
вместе.
Полученное устройство называется регистром.
Регистры содержатся во всех вычислительных узлах
компьютера — начиная с центрального процессора,
памяти и заканчивая периферийными устройствами,
и позволяют также обрабатывать информацию.

В регистре может быть 8, 16, 32 или 64 триггера …


РЕГИСТРЫ
Существует несколько типов регистров, отличающихся видом
выполняемых операций:
сдвиговый регистр - предназначен для выполнения операции сдвига;
счетчики - схемы, способные считать поступающие на вход импульсы.
К ним относятся Т-триггеры (название от англ. tumble - опрокидываться).
Этот триггер имеет один счетный вход и два выхода. Под действием
сигналов триггер меняет свое состояние с нулевого на единичное и
наоборот. Число перебрасываний соответствует числу поступивших
сигналов;
счетчик команд - регистр устройства управления процессора (УУ),
содержимое которого соответствует адресу очередной выполняемой
команды; служит для автоматической выборки программы из
последовательных ячеек памяти;
регистр команд - регистр УУ для хранения кода команды на период
времени, необходимый для ее выполнения. Часть его разрядов
используется для хранения кода операции, остальные - для хранения
кодов адресов операндов.