Circuitos Secuenciales.

Biestables
Electrónica Digital
Grado en Ing. Tecnologías Telecomunicación
Universidad de Sevilla
 Indice
• Introducción
• Latch R-S asíncrono
• Biestables activos por nivel
• Señales de control asíncronas Preset y Clear
• Biestables Maestro-Esclavo
• Biestables activos por flanco
• Tipos de Biestables (RS,JK,T,D)
• Relación entre biestables
• Clear y Preset síncronos en biestables

Electrónica Digital 2
 Vo Vo

Vi Vi
Rb Rb Introducción
0,2 0,2
Vi Vi
0,65 0,85
0,65 0,85 Vcc Vcc
Fig 2. Circuito
Fig 2. Circuito en conmutación
en conmutación Fig 3. Función
Fig 3. Función de transferencia
de transferencia

Ei Circuito Circuito Si Ei Ei Circuito Circuito Si Si

Ei combinacional Si combinacional
combinacional combinacional

Fig 4. Esquema
Fig 4. Esquema de combinacional
de circuito circuito combinacional

Si=f(Ei) EstadoEstado Q
Fig 5. Esquema
Fig 5. Esquema de secuencial
de circuito circuito secuencial
Las salidas son función
VoH(min)VoH(min) Vo Vo Si=f(Ei, Ei-1,Ei-1…E0)
Vcc Vcc
exclusiva de las señales
MR1 MR1de
ViH(min) ViH(min)
entrada en ese instante. Si=f(Ei, Q)
El estado es la memoria
ViL(max) ViL(max) que recuerda la secuencia
MR0 MR0
VoL(max)VoL(max)
de señales de entrada
Fig 6. Márgenes
Fig 6. Márgenes de ruidode ruido Vcc/2 Vcc/2 Vi Vi
Fig 7. Función
Fig 7. Función de transferencia
de transferencia ideal ideal
3
Electrónica Digital
 Q
Latch RS (Biestable R-S Asíncrono) S
Fig 1. Biestables con puertas NOR Fi
R

Latch RS asíncrono con entradas activas a nivel alto

R Q S S
GRB
Q Q

A
S Q R R CLR Q Q B
Fig 1. Biestables con puertas NOR Fig 3. Símbolo biestable
Fig 2. Biestables conRS asíncrono
puertas NAND Fig 4. R

1 R Q 0 0 RS Q
Q 1 S

“0”
GRB GRB
S Q S Q

0 S Q 1 1 SR QQ 0 R A
A R S Qn+1
R CLR
Fig 1. Biestables con puertas NOR
Q Fig2.1. Biestablescon
conpuertas
puertasNAND
NOR
R CLR Q
Fig BBiestables Fig 2. Biestables con puertas
0 R 0
Q asíncrono 0 RS Q 1 de entrada 0S 0 Qn
Fig 3. Símbolo biestable RS Fig 4. Retrasos en las Q
señales B
0 1 1
Q “0” “0”
GRB GRB GRB
S Q S S Q
0 S Q 1 0 SR QQ 0 1R 0 0 B’
A A 1 2. Biestables
1 No
R CLR Q con puertas NOR
Fig 1. Biestables FigS2.
Fig R CLR Q con
1.Biestables
Biestables puertasRNAND
conpuertas CLR Q
NOR Fig con puertas
1 R QB 0 Este casoApresenta
el QB
Fig 3. Símbolo biestable RS asíncrono Fig
Fig3.4.Símbolo biestable
Retrasos RS asíncrono
en las señales de entrada
usarS
Fig 4. Retrasos en las señales de e
problema de indefinición
“0”
GRB GRB
“0”
GRB
S Q cuandoSRBy QS pasen aS 0 Q
1 S Q 0 R Q Q
Fig 1. Biestables con puertas NOR A Ideal
Fig 2. Biestables con puertas NAND A 4
R CLR Q Electrónica B’Digital
R CLR Q R CLR Q
B
 R Q

Latch R-S (Biestable R-S Asíncrono)

S Q
Latch RS asíncrono con entradas activas a nivel bajo
Fig 1. Biestables con puertas NOR

R S Qn+1
S
Q 0 0 No S
GRB
Q
usar
0 1 0 R CLR Q
R Q 1 0 1 Fig 3. Símbolo biestable RS asíncrono
Fig 2. Biestables con puertas NAND 1 1 Qn
Latch con entradas
activas a nivel bajo
Ejemplo de aplicación: Eliminación de rebotes
“0”
GRB
S Q

R CLR Q

Fig 4. Retrasos en las señales de entrada

5
Electrónica Digital
 Q Q

S Q R Q

S Latch R-S (Biestable R-S Asíncrono)

Q
Fig 1. Biestables con puertas
R NOR Q con puertas NAND
Fig 2. Biestables

Fig 1. Biestables con puertas NOR Fig 2. Biestables con puertas NAND
Problema con los glitches de los circuitos combinacionales reales
“0”
GRB GRB
S Q S Q

“0”
GRB GRB
S Q S
R Q
A
R CLR Q R CLR Q
B
A S
R CLR Q Fig 3. Símbolo biestable RS asíncrono R CLRenQlas señales de entrada
Fig 4. Retrasos
B
Símbolo biestable RS asíncrono Fig 4. Retrasos en las señales de entrada

A
B

B
B’

B’ 2tpd
S
2tpd
S
Q

Ideal Q Real
Fig 5. Cronogramas
Ideal Real
Fig 5. Cronogramas
Pr 6
Electrónica Digital
Latch R-S Activo por Nivel
S R E

Q
S

E Fig 1. Biestables con puertas NOR

Q GRB
S Q
E
R CLR Q

Fig 3. Símbolo
Biestable biestable
activo porRS asíncrono
nivel
alto con señales SET y
RESET activas a nivel bajo

7
Electrónica Digital
 Latch QR-S
Q Activo por Nivel con
R
deal
señales asíncronas Pr y Cl
Fig 5.Fig
RealReal
5. Cronogramas
Cronogramas
Q

S Q
Pr Pr Fig 1. Biestables con puertas NOR

S S Q
Q GRB
S Pr Q
E
CLK CLK E
A
R CLR
Cl Q
R R Q Q B
Fig 3. Símbolo biestable RS asíncrono

Clr Clr Biestable activo por nivel

Fig 6.Fig 6. Biestable
Biestable RS activo
RS activo por nivel
por nivel alto con señales SET y
RESET activas a nivel
bajo y con señales
asíncronas de preset y
clear activas a nivel bajo

8
Electrónica Digital
 E E E E E … ...
R CLR Q R CLR Q R CLR Q R CLR Q R CLR Q

Biestable Activo por Flanco

Clk

Fig 7. Registro de desplazamiento con problemas de propagación

Implementación real de un biestable activo por flanco
Pr Pr

S S’
Q
CLK CLK
R Q
R Q
R’
Clr Clr
S Q

Fig 8. Biestable maestro-esclavo Fig 1. Biestables con puertas NOR

GRB GRB GRB

S
S Q S Q S PrQ Q
Pr Pr GRB

E E Clk
CLK
R Cl
CLR Q R Cl
CLR Q R CLR Q
A
R CLR
Cl Q
Fig 9a. Bistable MS (símbolo)
B
Clk Fig 3. Símbolo biestable RS asíncrono
Fig 9. Biestable maestro-esclavo (esquemático) Biestable Maestro-Esclavo (símbolo)

Pr
S S 9
Electrónica Digital Q
 Fig 7. Registro de desplazamiento con problemas de propagación

Biestable Activo por FlancoPr

a
S
a Buffer

Pr
a
Q R
a

Fig 1. Biestables con puertas NOR Fig 2. Biestabl

Otra implementación
a de un biestable activo por flanco a
S S’ a + b Or a +b
b b Q
1 GRB 0 1
CLK CLK S Pr Q
a Buffer
CLKa a
a NotabE And a
ab
b b Q
R A
CLK 0 R’ R Cl Q
CLR
B
Clr a Clr a
a Fig 3. Símbolo b Xor RS asíncrono
Nora +biestable Fig 4. Retrasos
a +en
bl
+b Or b b a +b
Circuito generador b
de pulsos
Fig 8. Biestable maestro-esclavo
a Fig 1. Funciones lógicas
b And ab Nand
CLK b
GRB A
S
GRB
Q S
GRB
Qa b S Pr Q
CLK a cd 00 01 11 10
+ b Xor E E a + b Xnor Clk CLK
b 00 1 B
R CLR Q R CLR Q R Cl Q
CLR

E 10
Fig 1. Funciones lógicas B’ karnaugh Ejem
Fig 2. Mapa
Fig 9a. Bistable MS (símbolo)
Biestable activo por flanco de
Clk 11 1
subida con señales S y R activas a 2tpd
Q
Fig 9. Biestable maestro-esclavo (esquemático)
10 1 1 alto y con PRESETSy CLEAR
nivel
01 11 10
asíncronos activos a nivel bajo
1 Pr
tpd S
Q
S Electrónica Digital 10
 Clr Clr
Q S Q Q R
Pr
SPr
Tipos de Latch/Biestable
Pr
Fig 1. Biestables con puertasFig
S’ S S’
Fig 1.
Pr Pr
Biestables con
8. Biestable maestro-esclavo
NOR
S’
puertas NOR
Pr
R
Fig 2. Biestables con puertas NAND Fig 2. Biestables con
Q
1) Por activación. Q Q Q
“0
GRB GRB
CLK CLK S SGRBGRB CLK GRB
QS CLK
Pr Q S Pr Q
“0”
GRB
QQ S S Q
E Q E E
Q Clk Q CLK
Q
R
R’ R’ A CLR QR CLR R’ A R Q
R RCLRCLR
QQ R Cl Q CLR
Cl
Clr Clr B B R CLR Q

Clr Clr Clr Clr

Fig 3. Símbolo biestable RS asíncronoFig 3. SímboloFig biestable RS asíncronoFig 9a. Bistable
FigMS
4. Retrasos en las señales de entrada 4. Retrasos
(símbolo) en las señ
Clk asíncrono por nivel por flanco
able maestro-esclavo
Fig Fig 8. Biestable
9. Biestable maestro-esclavo
Fig(esquemático)
maestro-esclavo 8. Biestable maestro-esclavo
2) Por funcionalidad.
Pr
GRB
S Pr Q S
GRB
A QS GRB A GRB
J Pr Q SD Pr Q ST Pr Q
GRB GRB GRB GRB
Q Q SSQ Q S S
Clk CLK E EClk CLK E Clk CLK Clk Q CLK
B B
Q Q
CLR R CLR Q RCLK
CLRRQCLR Q K
R CLR Q RVcc
CLR Q R CLR Q R CLR Q

Q TB’ Q
Fig 9a. R S MS Q
Bistable n+1 Fig 9a.JBistable
(símbolo) K MSQ(símbolo)
n+1 B’ D
Fig 9a. Bistable Q
MSn+1(símbolo)
Fig 9a. Bistable MS (símbolo)
n+1
R
0 Clk0 Qn 0 0 Qn R 0 0 0 Qn 2tpd
emático)
table maestro-esclavo
Fig 9. (esquemático)
Biestable maestro-esclavo (esquemático) Clr 2tpd
0 1 1 Fig010. Biestable
1 0activo por
S flanco 1(acoplo capacitivo)
1 1S Qn
1 Pr0 0 1 0Pr 1 Pr
S S1 1 No S 1S 1 Qn Q S Q
Q usar Q Q Q 11
Ideal Ideal
Electrónica Digital Real R
 Clr Clr
Clr

Equivalencia entre biestables

Fig 8. Biestable maestro-esclavo
¿Cómo hacer un biestable JK a partir de un RS? R S Qn+1

GRB
0 0 Qn
GRB
J Pr Q S
S
GRB
Q S Pr Q
J 0 1 1
Clk CLK E
K ?Clk CLK
1 0 0
K
R CLR QR CLR Q R CLR Q
1 1 No usar

Fig 9a. Bistable MS (símbolo) Fig 9a. Bistable MS (símbolo)

JK
J K Qn Qn+1 R S Qn 00 01 11 10
able maestro-esclavo (esquemático) - - 0 0
J K Qn+1 0
0 0 0 0 - 0 1 0 1 1 0
0 0 Qn Pr
0 0 1 1 0 -
S S R=K Qn
0 1 0
0 1 0 0 - 0 Q
Q
1 0 1
Vcc
0 1 1 0 1 0 JK
K
1 1 Qn Qn 00 01 11 10
1 0 0 1 0 1
Q Q
R 1 0 1 1 0 - 0 0 0 1 1
1 - 0 0 -
1 1R 0 1 0 1
Clr
Fig 10. Biestable activo por
pacitivo) 1 flanco
1 1(acoplo0capacitivo)
1 0 S=J Qn

De la tabla de RS
12
Electrónica Digital
 S

Equivalencia entre biestables

CLKant
F
bies
GRB GRB
J Q S Q
S J
T

K CLR Q K R CLR Q
N

JK Fig 15. Biestable a partir de JK

S’ biestable JK a partir de un RS
Fig 16. Biestable JK a partir de RS

Otros ejemplos:
GRB GRB
D J Q J Q J
T

K CLR Q K CLR Q K

Fig 14. Biestable D apartir de JK Fig 15. Biestable a partir de JK Fig 16. Bies

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Electrónica Digital
 E E R’ E E … ...
ClrR CLR Q R CLR Q R CLR Q
ClrR CLR Q

Biestable abcon Clear

s
y/o
ai Preset síncronos
Fig 8. Biestable maestro-esclavo
ai
bi
Registro de desplazamiento con problemas de propagación bi

/CERO ai
S
GRB
Q Dc Pr Qci
S
GRB
/CERO Qsi
n+1 ci
Pr In Pr
E Clk
Fig 1. Semisumador CLK Fig 2. Sumador 0 0
S’ bi
R CLR Q R CLR Q Q 1 In
CL ci
CLK Fig 9a. Bistable MS (símbolo)

Q ai + bi + ci
ai + bi
esclavo (esquemático) R’ ai
Clr Clr
Pr
S Biestable
bi conai biretención
ci
( ai + bi ) .ci
Fig 8. Biestable maestro-esclavo
Q
Vcc /Ret Qn+1
FigI04. Sumador con 0 Qn
semisumadores
Q S GRB
2:1 D Pr Q
GRB
S Q
In I1 1 In
E R SClk
0 CLK
Clr
R CLRpor
Biestable activo Q flanco (acoplo capacitivo) R CLR Q
/Ret ai
a bi
R ai
b Fig 9a. Bistable MS (símbolo) 14
bi
Electrónica Digital