СУММИРОВАНИЯ ЧЕТЫРЕХРАЗРЯДНЫХ ДВОИЧНЫХ ЧИСЕЛ В данном курсовом проекте необходимо разработать цифровое устройство суммирования четырехразрядных двоичных чисел по заданной структурной схеме, выполняющего следующие функции: − прием по шине параллельной передаче данных через четырехканальный демультиплексор двух четырехразрядных двоичных чисел (последовательно); − хранение принятой информации; − суммирование четырехразрядных двоичных чисел; − выдача результата суммирования на шину последовательной передачи данных (младшими разрядами вперед). Заданная структурная электрическая схема устройства суммирования четырехразрядных двоичных чисел представлена на рисунке 1, а временные диаграммы поясняющие работу устройства, показаны на рисунке 2.
Рисунок 1 – Устройство суммирования четырёхразрядных двоичных чисел. Схема
электрическая структурная
5 Рисунок 2 – Устройство суммирования четырехразрядных двоичных чисел. Временные диаграммы работы
В тактах Т0 ... Т8 сигнала синхронизации uc выполняются следующие
действия: Т0 - сброс регистров Y6, Y10 и триггеров Y2,Y9; Т1 - параллельная загрузка четырехразрядного двоичного числа А в ре-гистрY6 (RGA) через четырехканальный демультиплексор Y3; Т2 - параллельная загрузка четырехразрядного двоичного числа B в ре-гистрY6 (RGB) через четырехканальный демультиплексор Y3; суммирование принятых двоичных чисел в сумматоре Y8; Т3 - загрузка четырехразрядного результата суммирования в регистр Y10 и переноса в пятый разряд в триггер Y9; Т4 ... Т7 - выдача четырехразрядного результата суммирования на выходную последовательную шину данных (младшими разрядами вперед) из регистра Y10 через мультиплексор Y11; Т8 - выдача переноса в пятый разряд на выходную последовательную шину данных из триггера Y9 через мультиплексор Y11. Описать принципы построения и разработать логическую схему сумматора четырехразрядных двоичных чисел. Разработать и описать логическую схему 6 блока управления заданного устройства. Выбрать и описать микросхемы схе- мотехники КМОП для реализации устройства суммирования четырехразрядных двоичных чисел. Сумматор реализовать на микросхеме 1564ИМ6. Разработать иописать работу принципиальной электрической схемы устройства суммиро- вания четырехразрядных двоичных чисел в тактах Т0 ... Т8 (рисунок 2) сигнала синхронизации uc.
Таблица 1 – Исходные данные для проектирования устройства сравнения
четырехразрядных двоичных чисел
Номер варианта Значение операнда А Значение операнда B
