2 ОПИСАНИЕ НАЗНАЧЕНИЯ И ПРИНЦИПОВ ПОСТРОЕНИЯ

ЧЕТЫРЕХРАЗРЯДНЫХ ДВОИЧНЫХ СУММАТОРОВ С

ПАРАЛЛЕЛЬНЫМ ПЕРЕНОСОМ
Основной операцией при выполнении арифметических действий в
современных цифровых системах является сложение. Поэтому основным блоком
операционных устройств обычно является сумматор, который используется также
для вычитания, умножения, деления, преобразования чисел в дополнительный
код, код «с избытком 3» и в ряде других операций. Суммирование
многоразрядных двоичных чисел производится путем их поразрядного сложения
с переносом между разрядами. Поэтому основным узлом многоразрядных
сумматоров является комбинационный одноразрядный сумматор, который
выполняет арифметическое сложение одноразрядных двоичных чисел a i, b i и
переноса из соседнего младшего разряда c i , образуя на выходах значение суммы
Siи переноса в старший разрядC i+1.
УГО одноразрядного двоичного сумматора представляет собой прямоугольник
с аббревиатурой SM (от англ. Summator) во внутреннем поле (рисунок 1).

Рисунок 3 – Условное графическое обозначение одноразрядного двоичного сумматора

В таблице 2 приведена таблица истинности одноразрядного сумматора.

Таблица 2 – Таблица истинности одноразрядного двоичного сумматора

ai bi ci Si C i+1
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1

Логические функции для выходов Siи C i+1одноразрядного сумматора, записанные

в СДНФ, после минимизации имеют вид:
8
Si= ái b́i ći ⩗ ái bi ći ⩗ ai b́i ći ⩗ ai b i ci =(a i ⨁ bi )⨁ c i ; (1)

C i+1=á i b i c i ⩗a i b́ i c i ⩗a i b i ć i ⩗a i b i c i=ai b i ⩗ ai c i ⩗ bi c i . (2)

Как следует из выражения (1), функцию Si удобно реализовать с помощью

двух логических элементов «Исключающее ИЛИ», которые часто называют
полусумматорами. Функциональная схема одноразрядного сумматора на основе
двух полусумматоров и дизъюнктора показана на рисунке 4.4.

Рисунок
4 – Функциональная схема одноразрядного двоичного сумматора на основе двух
полусумматоров

Для суммирования двух многоразрядных двоичных чисел на каждый разряд

необходим один одноразрядный сумматор. Только в младшем разряде можно
использовать полусумматор. Функциональная схема четырехразрядного
параллельного двоичного сумматора с последовательным переносом приведена на
рисунке 5.

Рисунок 5 – Функциональная схема четырехразрядного параллельного двоичного сумматора с

последовательным переносом
9
 В ее младшем разряде также используется полный одноразрядный сумматор.
При этом наличие входа переноса C 0позволяет рассматривать схему как
четырехразрядную секцию сумматора с большой разрядностью. Такая секция
может быть реализована в виде микросхемы. Существенным недостатком
сумматоров с последовательным переносом является большая задержка ( t зд.С ) n

выходного переноса сигнала C n в цепи переноса, связанная с его

последовательным прохождением через все одноразрядные сумматоры, каждый
из которых имеет задержку переноса t зд .с .В результате t зд .С =nt зд. с, а задержка
n

образования n-го разряда суммы t зд . S =t зд S + ( n−1 ) t зд. С , где t зд . S– задержка суммы

n

одноразрядного сумматора. При числе разрядов n > 4…8 времена t зд . S ,t зд .С n n

оказываются весьма значительными, поэтому для повышения быстродействия в

сумматорах обычно применяют ускоренные способы формирования переноса.
Наиболее часто используется одновременное (параллельное) формирование
переноса для нескольких разрядов. При этом вводятся вспомогательные функции
генерации переноса G i=ai ∙ bi и распространения переноса Pi=ai ⩗ bi.Тогда
выражение (2) можно представить в следующем виде:
Gi+1 =Gi ⩗ P i c i (3)

Из выражения (3) следует, что сигнал переноса на выходе i-го разряда ге-
нерируется самим разрядом (Gi = 1) при ai = bi = 1 независимо от результата пе-
реноса из соседнего младшего разряда. Следовательно, можно передавать сиг-нал
переноса для обработки старших разрядов, не дожидаясь окончания фор-
мирования переносов из младших разрядов. Однако если только один из сигна-
лов ai, bi равен единице, то перенос в следующий разряд будет иметь место только
при наличии переноса из предыдущего разряда (Pi = 1, ci = 1). В этом случае Pi = ai
bi ⩗ a ibi = ai ⨁ bi = 1. Именно этот случай будет реализован, если значения
функций Gi, Pi снимать с выходов первого полусумматора схемы, показанной на
рисунке 4.
Таким образом, сигналы переноса в каждом разряде формируются
одновременно в соответствии с выражением (3):
C 1=G0 ⩗ P0 C0
C 2=G 1 ⩗ P1 C 1=G1 ⩗ P1 G 0 ⩗ P 1 P0 C0

В обобщенном виде получаем:

C i+1=G i ⩗ Pi G i−1 ⩗ P i Pi−1 G i−2 ⩗… ⩗ Pi Pi−1 … P 2 P1 P 0 (4)

Для образования переносов C1, C2,…, Ci+1 необходимо предварительно по-

лучить функции Pi, Gi для каждого разряда. Как видно из выражения (4),
сложность функций и, соответственно, схем формирования переноса C i+1 быстро
10
возрастает при увеличении числа разрядов i. Поэтому данный способ ис-
пользуется при i ≤ 4 .
Устройство, реализующее функции (4), называют схемой ускоренного
переноса (СУП). На функциональных схемах его обозначают символом GRP.

Рисунок 6 – Функциональная схема четырехразрядной секции двоичного сумматора с

ускоренным (параллельным) переносом

На рисунке 6 изменено условное графическое обозначение одноразрядных

сумматоров, так как от них выход переноса C i+1не требуется, достаточно одного
выхода суммы S. Для реализации ускоренного переноса в одноразрядные
сумматоры необходимо ввести дополнительные логические элементы для
формирования сигналов Gi , Piв соответствии с выражением (3). Примером ИС
сумматора может служить микросхема 1564ИМ6, которая предназначена для
суммирования двух четырехразрядных двоичных чисел.
Разработаем логическую схему четырехразрядного двоичного сумматора c
параллельным переносом в основном базисе. Для этого на основании логических
функций (1) и (3) запишем системы логических функций для выходов суммы
S0 … S 3:
S0¿ a´0 b´0 c 0 ⩗ á0 b0 ć 0 ⩗ a0 b́0 ć 0 ⩗ a0 b 0 c 0 ;
11
 S1¿ á1 b́1 c 1 ⩗ á1 b1 c´1 ⩗ a1 b́1 ć1 ⩗a 1 b 1 c 1 ;
S2¿ á2 b́2 c 2 ⩗ á2 b2 ć 2 ⩗ a2 b́2 ć 2 ⩗ a2 b2 c2 ; (5)
S3¿ á3 b́3 c 3 ⩗ á 3 b 3 c´3 ⩗a 3 b´3 c´3 ⩗ a3 b 3 c3 ;

и переноса C 1 … C 4:

C 1=G 0 ⩗ P0 C0;
C 2=G 1 ⩗ P1 C 1=G1 ⩗ P1 G 0 ⩗ P 1 P0 C0; (6)
C 3=G2 ⩗ P2 C 2=G2 ⩗ P2 G1 ⩗ P 2 P1 G 0 ⩗ P 2 P1 P 0 G 0;
C 2=G3 ⩗ P3 C 3=G3 ⩗ P3 G3 ⩗ P3 P 2 G1 ⩗ P3 P 2 P1 P0 G0 P 3 P2 P 1 P0 C0;

На логической схеме (рисунок 7) обозначим входные и выходные сигналы.

Проверим правильность функционирования, для этого проставим уровни
сигналов на входах схемы для заданных чисел a и b и определим значения
разрядов суммы и сигналов переноса. В результате проверки получим значения
суммы S0 = 1; S1 = 1; S2 = 0; S3 = 0; и значения переноса C1 = 0; C2 = 0; C3 = 1;
C4 = 1.
a3 a2 a1 a0
1 1 0 0
b3 b2 b1 b0

0 1 1 1
__________
1 0 0 1 1

C4 S3 S2 S1 S0

Полученные значения совпадают с результатами суммирования суммирования

заданных чисел a и b.

Логическая схема сумматора представлена на рисунке в формате А3.

12