Вы находитесь на странице: 1из 2

5 РАЗРАБОТКА И ОПИСАНИЕ ПРИНЦИПИАЛЬНОЙ

ЭЛЕКТРИЧЕЙСКОЙ СХЕМЫ УСТРОЙСТВА СУММИРОВАНИЯ


ЧЕТЫРЕХРАЗРЯДНЫХ ДВОИЧНЫХ ЧИСЕЛ

Согласно заданию к курсовому проекту разработаем принципиальную


электрическую схему устройства на основе заданной структурной схемы
(рисунок 1), разработанной логической схемы блока управления (лист 1), а
также выбранных в разделе 4 микросхем. Необходимо в блоке управления,
обеспечить работу счётчика в режиме счёта на увеличение при подаче
отрицательного фронта импульса синхронизации. Это достигается установкой
инвертора на прямой динамический вход синхронизации. Так же требуется
подавать уровень логической 1 на вход разрешения EN для этого подаём с
корпуса логический 0 через инвертор DD1.3 на этот вход. Для исключения
ложных срабатывание дешифратора DD8 устанавливаем 3 логических элементы
«НЕ» с которых сигнал поступает на инверсный вход разрешения работы
дешифратора. Одновременно сигнал так же поступает на элементы «2ИЛИ-НЕ»
DD9, DD10, DD11 которые инвертируют сигнал с выхода дешифратора, т.к. его
выходы инверсные, а для корректной работы схемы требуются прямые. Для
обеспечения требуемого коэффициента пересчета равного девяти. Необходимо
установить дополнительный элемент «2И», входы которого подключены к
выходам счетчика Q0 и Q3, а выход подключен к входу асинхронного сброса
счётчика через элемент DD2.1 «2ИЛИ» на второй вход которого с вилки
подаётся логический 0. Соответственно при появлении на выходах счётчика
комбинации 1001 элемент «И» генерирует логическую 1 которая подаётся на
элемент DD2.1, на выходе которого образуется уровень логической 1, что и
требуется для асинхронного сброса счётчика. Так же можно подать с вилки на
элемент DD2.1 уровень логической 1, что тоже приведет к асинхронному
сбросу счетчика, но уже при любой комбинации на выходах Q0…Q3 счетчика.
Исходя из принципа работы блока управления, в каждом такте уровень
логической 1 присутствует только на одном из выходов блока.
В такте Т0:
С выхода y0 блока управления сигнал через инвертор подаётся на инверсные
входы сброса элементов D-триггеры DD3.1, DD3.2 и микросхема ЭКР1664ТМ8
используемая как регистр с параллельным вводом выводом DD13, DD14
сбрасывая их, установка в нулевое состояние.
В такте Т1:
Разряды операнда A параллельно подаются с вилки на информационные
входы демультиплексора, на его адресные входы подаётся 00, соответственно
значение с информационных входов появляется на выходах Y0. Сигнал с
выхода y1 блока управления, подаётся на вход синхронизации микросхемы
DD13, тем самым разрешая параллельный приём в регистр значений с выходов
Y0 демультиплексора. После приёмы на его выходы поступают значения
разрядов операнда A.
В такте T2:
1
Сигнал с выхода y2 блока управлении я поступает на D-триггер который
изменяет свое состояние в результате чего на адресный вход дешифратора-
демультиплексора подаётся 01 и информационный вход коммутируется с
вторым выходам которые сигналы с которых поступают на входы микросхемы
DD14 которая используется как регистр с параллельным вводом выводом
данных. Далее операнд A загруженный в регистр DD13 в такте T2 и операнд B
загруженный в регистр DD14 в такте T3 поступают на входы сумматора
четырёхразрядных двоичных чисел DD15 где суммируются.
В такте T3:
Сигнал с выхода y3 блока управления поступает инвертор и на прямой
динамический вход синхронизации D-триггера DD3.2, который изменяет своё
состояние с логического 0 на логическую 1 при наличии переноса в старший
разряд на выходе сумматора DD15 если перенос отсутствует то D-триггер не
изменяет своего состояния. С выхода инвертора сигнал подаётся на инверсный
вход разрешения параллельной загрузки регистра DD17, который принимает
значения четырёх младших разрядов суммы.
В такте T4…T7:
Эти такты объединены при помощи трёх элементов «2ИЛИ» т.к. выходы
этих тактов подключены к одним и тем же микросхемам. Сигнал с выхода трёх
элементов «2ИЛИ» поступает на прямой динамический вход синхронизации в
результате чего сигнал с входа D7 поступает на выход Q7, а его место в
регистре занимает сигнал находившийся на входе D5 и так далее. Вsход Q7
подключен к мультиплексору DD16 который последовательно с каждым тактом
передаёт данные на выход микросхемы.
В такте T8:
На адресные входы подаётся 01 в результате чего на вход схемы поступает
старший разряд суммы (пятый разряд).