1.

Compuerta NAND
También denominada como AND negada, esta compuerta trabaja al
contrario de una AND ya que al no tener entradas en 1 o solamente alguna
de ellas, esta concede un 1 en su salida, pero si esta tiene todas sus
entradas en 1 la salida se presenta con un 0.

Fig. 5 Tabla, Representación y Fórmula Compuerta NAND

2. Compuerta NOR
Así como vimos anteriormente, la compuerta OR también tiene su versión
inversa. Esta compuerta cuando tiene sus entradas en estado 0 su salida
estará en 1, pero si alguna de sus entradas pasa a un estado 1 sin importar
en qué posición, su salida será un estado 0.

Fig. 6 Tabla, Representación y Fórmula Compuerta NOR

3. Compuerta XOR
También llamada OR exclusiva, esta actúa como una suma binaria de un
digito cada uno y el resultado de la suma seria la salida. Otra manera de
verlo es que con valores de entrada igual el estado de salida es 0 y con
valores de entrada diferente, la salida será 1.

Fig. 7 Tabla, Representación y Fórmula Compuerta XOR

1
Familias de los circuitos integrados

Una familia lógica es un grupo de dispositivos digitales que comparten una tecnología común de
fabricación y tienen estandarizadas sus características de entrada y de salida; es decir, son
compatibles entre sí.

Como consecuencia de la estandarización, la interconexión entre dispositivos lógicos de una

misma familia es particularmente sencilla y directa: no requiere de etapas adicionales de
acoplamiento.

Características generales de las familias lógicas.

Las características más importantes de un circuito digital son su velocidad, su consumo de

potencia, su inmunidad al ruido y su confiabilidad.

La velocidad mide la rapidez de respuesta de las salidas de un circuito digital a cualquier cambio
en sus entradas.

El consumo de potencia mide la cantidad de corriente o de potencia que consume un circuito

digital en operación.

La inmunidad al ruido mide la sensibilidad de un circuito digital al ruido electromagnético

ambiental.

La confiablidad mide el período útil de servicio de un circuito digital.

FAMILIA LÓGICA TTL

La familia lógica TTL es la más común de todas las familias lógicas.

Los circuitos integrados TTL implementan su lógica interna, exclusivamente basándose en

transistores NPN y PNP, diodos y resistencias.

La familia TTL está disponible en dos versiones: la serie 54 y la serie 74. La primera se destina a
aplicaciones militares y la segunda a aplicaciones industriales y de propósito general.

La familia TTL o bipolar se divide en las siguientes categorías o subfamilias básicas: TTL estándar.

TTL Schottky (S).

TTL de baja potencia (L).

2
TTL Schottky de baja potencia (LS). TTL de alta velocidad (H).

TTL Schottky avanzada (AS).

TTL Schottky de baja potencia avanzada (ALS).

Tensión de alimentación (+ VCC).

Los circuitos TTL en general, pueden operar con tensiones entre 4.75 V. y 5.25 V. Pero el valor
nominal de la tensión de trabajo es de + 5 volts.

Niveles de voltaje.

De 0 V. a 0.8 V. para el estado bajo. De 2.4 V. A 5 V. para el estado alto.

FAMILIA LÓGICA CMOS

La familia lógica CMOS, utiliza transistores MOSFET complementarios canal N y canal P como
elementos básicos de conmutación.

Los circuitos integrados digitales fabricados mediante tecnología CMOS se pueden agrupar en las
siguientes categorías o subfamilias básicas:

CMOS estándar.

CMOS de alta velocidad (HC).

CMOS compatible con TTL (HCT).

CMOS equivalente a TTL (C).

Familia CMOS estándar.

La familia CMOS estándar comprende principalmente los dispositivos que se designan como 40XX
(4012, 4029, etc.) y 45XX (4528, 4553, etc.). Existen dos series generales de dispositivos CMOS
designadas “A” y “B”.

Los dispositivos de la serie “A” se designan con el sufijo “A” o simplemente no lo traen impreso
(4011A = 4011). Todos los dispositivos de la serie “B” llevan el sufijo B.

La principal diferencia entre los dispositivos de las series A y B está en que los CMOS “B” contienen
una circuitería interna de protección que reduce el riesgo de daño al dispositivo por el fenómeno
de descarga electrostática.

Tensión de alimentación (+ VDD).

Tienen un amplio margen de tensión comprendido entre + 3 V. y + 18 V.

Niveles de voltaje

De 0 V. a 0.3 VDD para el estado bajo. De 0.7 VDD a VDD para el estado alto.

3
PRECAUCIONES A TOMAR EN EL MANEJO DE DISPOSITIVOS CMOS.

Todos los dispositivos CMOS son muy susceptibles al daño ocasionado por descarga electrostática
entre cualquier par de pines.

La electrostática o electricidad estática consiste en la creación de altos voltajes en la superficie de

un material aislante por efecto de fricción o frotamiento.

1. Conservar el circuito integrado en su contenedor original hasta que sea insertado en

el circuito de aplicación.

2. Conectar todas las entradas no empleadas a un nivel estable. No dejarlas sin

conectar.

3. Verificar la polaridad de la fuente de alimentación. El positivo debe ir al pin +V DD y el

negativo o tierra al pin VSS.

INTERFACES LOGICAS

Una interface es la interconexión eficiente de dos dispositivos, circuitos o sistemas que no son
compatibles entre sí y tienen características eléctricas diferentes.

Las interfaces lógicas o reales permiten que dispositivos de diferentes familias o subfamilias
puedan comunicarse entre sí.

Interfaces entre familias lógicas

Existen situaciones donde se hace necesario interconectar dispositivos pertenecientes a diferentes

familias lógicas con el fin de aprovechar las ventajas que cada tecnología ofrece. Para que esta
interconexión sea eficiente, deben conocerse las características de entrada y de salida de las
familias lógicas comprometidas.

Cada familia lógica interpreta de manera diferente un nivel alto o bajo de voltaje y tiene sus
propios requisitos de corriente de entrada y de salida. Por esta razón, dos familias lógicas no se
pueden conectar directamente: necesitan de una interface que las comunique y acople sus
características de voltaje y corriente.

Interfaces de TTL a CMOS

Una entrada CMOS es relativamente fácil de manejar a partir de una salida TTL cuando los
dispositivos involucrados en la interface operan a partir de una misma fuente de + 5 V. Las
características de corriente de salida de TTL son más que adecuadas para manejar entradas CMOS.
Sólo deben hacerse compatibles los niveles de voltaje.

Interface TTL estándar a CMOS con resistencia.

La resistencia R acopla los niveles de voltaje de ambas familias. Su valor fluctúa entre 330

 y 15 K. Un valor típico es de 1 K.

+5V

1K
VCC VDD

Entrada TTL Salida

estandar TTL CMOS
CMOS
40B
74
74C
GND

Fig. 4.1 Interface TTL estándar a CMOS con resistencia.

Interface TTL-LS a CMOS con resistencia.

La resistencia R acopla los niveles de voltaje de ambas familias. Su valor fluctúa entre 1.2 K y 15
K . un valor típico es de 2.2 K.

+5V

2.2K
VCC VDD

Entrada TTL TTL CMOS Salida

CMOS
40
74LS
74C
GND

Fig. 4.2 Interface de TTL-LS a CMOS con resistencia.

Interface TTL a CMOS con 74HCT34.

Los dispositivos de la familia 74HCT se diseñaron específicamente para interfazar dispositivos

TTL a CMOS.
 +5
V

VCC VD VD
D D
Entrada Salida
TTL CMO
74HCT3 S
CMOS
TTL
(74,74LS 4 40,
) 74C
GND
Fig. 4.3 Interface de TTL a CMOS con 74HCT34

Interface de un dispositivo CMOS con un voltaje diferente de + 5V.

Cuando el dispositivo CMOS opera a un voltaje de alimentación diferente de + 5V, la interface

entre una salida TTL, y una entrada CMOS es más compleja, pero existen varias formas de hacerlo.

Interface de TTL a CMOS con colector abierto.

Este método emplea una salida de TTL de colector abierto de alto voltaje conectada a la entrada
CMOS a través de una resistencia de pull-up. Este método es muy apropiado para muchas
aplicaciones, pero presenta el inconveniente de ser muy susceptible al ruido.

+5V +9V

10K

Entrada TTL Salida

CMOS

TTL 7406 CMOS (40,

(74,74LS) 74C)
GND

Fig. 4.4 Interface de TTL a CMOS con colector abierto.

Interface básica de TTL a CMOS con transistor.

Una solución más adecuada es emplear un transistor de propósito general conectado en la
configuración de emisor común. El transistor y las resistencias R 1 y R2 desplazan los niveles
necesarios para operar los niveles de voltaje de la salida TTL, a los valores necesarios para operar
la entrada CMOS.

+5V +9V

R2
10 K

R1 Salida
1K CMOS
Entrada
TTL 2N2222

CMOS
TTL
( 40, 74C)
(74,74LS)

GND

Fig. 4.5 Interface básica de TTL a CMOS con transistor.

Interface mejorada de TTL a CMOS.

En esta interfaz se emplean dos resistencias (R 1 y R2) en el circuito base para mejorar la inmunidad
al ruido. El condensador C reduce el tiempo que dura un cambio en la salida TTL en manifestarse
en la entrada CMOS. Es decir, mejora la velocidad de la interface.
 +5V +9V

47pF
R3
3.3 K

R1 Salida
1K CMOS
Entrada
TTL 2N2222

R3 CMOS
TTL
(40, 74C)
(74,74LS) 10 K

GND

Fig. 4.6 Interface mejorada de TTL a CMOS.

Interface de TTL a CMOS inmune al ruido.

Esta interfaz se logra conectando un transistor de propósito general en la configuración base

común. La ventaja de este montaje es su alta inmunidad al ruido.
 +5V +9V

R3
39K

Salida
2N2222 CMOS
Entrada
TTL
CMOS (40,
TTL 74C)
R3
(74,74LS) 10 K
R3
4.7 K

Fig. 4.7 Interface de TTL a CMOS inmune al ruido.

Interfaces de CMOS a TTL

Una salida CMOS puede manejar directamente una entrada 74LS ó 74L cuando ambos dispositivos
operen a partir de una misma fuente de + 5 V.

+5V

Entrada Salida
CMOS
CMOS TTL
TTL

40 74LS
74C 74L
GND

Fig. 4.8 Interface directa de CMOS a TTL-LS

Interface directa de CMOS a TTL estándar.

Una salida CMOS no puede manejar directamente una entrada TTL estándar debido a su limitada
capacidad de corriente. Las únicas excepciones son los circuitos integrados 4001B y 4002B.

+5V +5V

Entradas
Entradas
CMOS CMOS

Salida Salida
TTL TTL
TTL TTL

4001B 4002B

Fig. 4.9 Interface directa de CMOS a TTL estándar.

Interface de CMOS a TTL-LS con resistencia.

Esta interface es una forma muy sencilla de conectar una salida CMOS a una entrada TTL- LS. El
diodo D bloquea el voltaje procedente de la salida CMOS cuando esta última está en el estado
alto. La resistencia R hace alta la entrada TTL cuando el diodo queda inversamente polarizado. Se
emplea un diodo de germanio para mejorar la inmunidad al ruido.
 +9V +5V

D
Entrada Salida
CMOS TTL

Fig. 4.10 Interface de CMOS a TTL-LS con resistencia.

Interface de CMOS a TTL con buffer CMOS.

Para poder manejar entradas TTL estándar, una buena solución consiste en emplear un buffer. Se
conecta la entrada TTL estándar a una salida CMOS mediante un buffer CMOS 4049 ó 4050. Estos
dispositivos manejan normalmente hasta dos entradas de la serie 74.

+5V

Buffer
4050
Entrad Salida
a TTL
CMOS

GND

Fig. 4.11 Interface de CMOS a TTL con buffer CMOS.

Interface de CMOS a TTL con 40107B.

El circuito integrado 40107B consta de dos compuertas NAND de 2 entradas de drenador abierto.
Puede manejar voltajes de carga de + 20V y tiene, típicamente una capacidad de corriente de
salida de 136 mA. Trabaja con tensiones de alimentación de + 3V hasta + 18V.

+5V

10K

Entrada Salida
CMOS (40, TTL
74C) 74LS

40107B

GND

Fig. 4.12 Interface de CMOS a TTL con 40107B

Interface de CMOS a TTL con buffer CMOS.

Una forma muy sencilla de conectar una salida CMOS a una entrada TTL consiste en emplear un
buffer CMOS 4049 ó 4050. Las entradas de estos dispositivos aceptan voltajes superiores al de
alimentación. En este caso, el 4049 recibe voltajes de entrada entre 0 V y 9V y suministran voltajes
de salida entre 0 V y 5V.

+9V +5V

Buffer
4050
Entrada Salida
CMOS TTL

Entrada Salida
CMOS (40, TTL
74C) 74,74LS
GND
Fig. 4.13 Interface de CMOS a TTL con buffer CMOS.

Interface de CMOS a TTL con 40107B.

Cuando los dispositivos involucrados en la interface operan a diferentes voltajes, una forma de
interfazarlos es mediante un buffer de drenador abierto 40107B con resistencia de pull-up. El
buffer opera a partir de la fuente de alimentación del dispositivo CMOS. La resistencia de pull-up
se conecta a la fuente del dispositivo TTL.

+9V +5V

3.3K

Entrada Salida
CMOS (40, TTL
74C) 74LS

40107B

GND

Fig. 4.14 Interface de CMOS a TTL con 40107B.

Interface de CMOS a TTL con transistor.

Este método emplea un transistor NPN de propósito general. Este transistor, en conjunto con sus
resistencias de polarización (R1, R2 y R3), convierte niveles lógicos CMOS en niveles lógicos TTL.
 +9V +5V

R3
3.3 K

R1 Salida
10K TTL
Entrada
2N2222
CMOS
TTL (74,74LS)
CMOS (40, R3
74C) 10 K

GND

Fig. 4.15 Interface de CMOS a TTL con transistor.

Simplificación de funciones. Método de Karnaugh.

El Método de Karnaugh es un método de simplificación de funciones mecánico; es decir, no hay

que tener presente ninguna ley matemática presente. Nos permitirá simplificar funciones con dos,
tres, cuatro, ...variables de una forma sencilla.

Explicaremos, el Método de Karnaugh a partir de un ejemplo.

Suponemos que tenemos una función F(A,B,C) de tres variables, cuya tabla de verdad es:

Tabla de verdad de una función F(A,B,C)

ABC F

000 0

001 0
 010 1

011 1

100 1

101 1

110 1

111 1

Si la desarrollamos por la primera forma canónica o de minitérminos,  para ello tomamos aquellas
entradas que nos hacen "1" la función (en celeste):

F = A'BC' + A'BC + AB'C' + AB'C + ABC' + ABC

Observamos, que cuando utilizamos minitérminos, las entradas con valor "0" están
complementadas, y las entradas con valor "1" no están complementadas, es decir:

010 = A'BC'

Veremos como aplicando el método de Karnaugh podemos simplificar esta función.

Aplicamos Karnaugh para la tabla de verdad anterior, para ello dibujamos una tabla de la siguiente
forma:

Observamos lo siguiente:

En total hay 8 casillas, cada una correspondiente a una fila de la tabla de verdad.

En cada casilla está colocado el valor de la función F, correspondiente a esa entrada.

En la tabla de verdad hay dos filas en las que F=0 y seis filas en las que F=1.

En el nuevo diagrama hay dos casillas con "0" y seis con "1". Hay dos filas, en la primera fila están
todos los valores de F correspondientes a A=0, y en la segunda correspondientes a A=1.

Hay cuatro columnas, y el número que está en la parte superior de cada una de ellas nos indica los
valores de las variables B y C en esa columna.

Dada una casilla cualquiera, mirando el número situado en la misma fila, a la izquierda del todo
nos informa del valor de la variable A y los dos valores superiores, en la misma columna, nos dan
los valores de B y C.
Así por ejemplo, si tomamos como referencia la casilla que está en la esquina inferior derecha, se
corresponde con el valor que toma F cuando A=1, B=1 y C=0.

Entre dos casillas adyacentes cualesquiera, sólo varía una variable de entrada, quedando las otras
dos con los mismos valores. Por ejemplo, si estamos en la casilla inferior derecha, en la que A=1,
B=1 y C=0. Si vamos a la casilla que está a su izquierda obtenemos un valor de las variables de:
A=1, B=1, C=1. Si lo comparamos los valores de las variables correspondientes a la casilla anterior,
vemos que sólo ha cambiado una de las tres variables, la C. Lo mismo ocurre si nos desplazamos a
cualquier otra casilla adyacente.

Ahora vamos a ver una propiedad “mágica” de esta tabla.

Si obtenemos la primera forma canónica, obtenemos una función con seis términos. Vamos a
fijarnos sólo en los términos que obtenemos si desarrollamos sólo dos casillas adyacentes, como
por ejemplos las marcadas en gris en la siguiente tabla:

Los valores de las variables en estas casillas son: A=1, B=1, C=1 y A=1, B=1, C=0. Si obtenemos los
términos de la primera forma canónica y los sumamos:

ABC + ABC' = AB(C + C') = AB

Por el hecho de agrupar los términos obtenidos de estas dos casillas y sumarlos, se han
simplificado. Y esto es debido a la propiedad antes comentada de que entre dos casillas
adyacentes sólo varía una de las variables, de manera que podemos sacar factor común.

Estos dos términos son los sumandos 5 y 6 de la primera forma canónica obtenida anteriormente,
que al sumarlos y aplicar algunas propiedades se han simplificado.

Si nos fijamos en estas dos casillas adyacentes, la variable C, que es la única que varía de una a
otra, ha desaparecido en la suma. De esta manera podemos afirmar lo siguiente:

"Si tomamos dos casillas adyacentes cuyo valor es ’1’ y desarrollamos por la primera forma
canónica, desaparecerá una de las variables. Sólo permanecen las variables que no cambian de
una casilla a otra".

De esta manera, vamos a ver que pasa si tomamos los siguientes grupos:
y sumamos los términos de estos grupos:

 Grupo 1:A'BC + A'BC' = A'B(C + C') = A'B

 Grupo 2: AB'C' + AB'C = AB' (C' + C) = AB'

 Grupo 3: El que teníamos antes: AB

Por tanto, la función F1 también la podemos expresar como suma de estos grupos:

F1 = A'B + AB' + AB

Como podemos observar, la función obtenida está ahora más simplificada. Pero...¿Se puede
simplificar más?. Si.

Inicialmente la función F tenía seis sumandos, puesto que tenía 6 unos. Al hacer 3 grupos, ahora
tiene 3 sumandos. ¿Podemos reducir el número de grupos? Si, vamos a ver qué pasa si tomamos
los siguientes grupos:

Ahora sólo hay 2 grupos. El nuevo grupo 2 está constituido por 4 casillas en las que F=1. La
expresión de este grupo se obtiene sumando las expresiones de estas 4 casillas. Las nuevas
expresiones de los grupos quedarían:

 Grupo 1: Igual que antes:A'B

 Grupo 2: AB' + AB = A (B' + B) = A

La nueva función F2 que obtenemos es:

F2 = A'B + A

Todavía más simplificada que la anterior. Pero... ¿Es la más simplificada?. No, todavía podemos
simplificarla más. ¿Por qué no podemos tomar 2 grupos de 4 casillas adyacentes?. Tomemos los
grupos siguientes:
Las nuevas expresiones de los grupos son:

 Grupo 1: A'B + AB = B (A' + A) = B

 Grupo 2: Igual que antes: A

Por tanto, la nueva función F3 simplificada es:

F3 = A + B

Por lo que la función queda simplificada al máximo.

 Criterio de máxima simplificación:

Para obtener una función que no se puede simplificar más, hay que tomar el menor número de
grupos con el mayor número de "1" en cada grupo.

Nos damos cuenta, que las tres funciones obtenidas son esquivalentes, pero la más simplificada
es F3.

F1 = A'B + AB' + AB

F2 = A'B + A

F3 = A + B

Por lo que deducimos que cuanto mayor sea el conjunto de "1" "adyacentes", mayor será la
simplificación. Pero cuidado, sólo se pueden hacer grupos de 2 elementos, 4 elementos, 8
elementos, ... y siempre que éstos sean adyacentes.

Para saber más