ICT208 – Computer Architecture

Travaux dirigés

Exercice – Processeur

Considérons un processeur dont le bus d’adresse est de 16 bits avec un alignement à l’octet
• Quelle est la taille de l’espace mémoire maximum que celui-ci peut adresser ?
• Quels solutions existent pour adresser une plus grande zone mémoire ?
• Où sont effectués les calculs ?
• Quel est le rôle du séquenceur dans un processeur?
• A quoi servent les registres suivants du processeur :
◦ PC/IP (ou CO/PI)
◦ IR (ou RI)
◦ SP (ou PP)
◦ Accumulateur

Exercice - Cache

1. Considérons un bout de code composé d’une boucle de 10 instructions. Supposons également que la moitié des instructions se
trouvent en mémoire cache et l’autre moitie en mémoire centrale. Si le temps d’accès au cache est de 5 ns et celui de la m
́emoire centrale est de 20 ns, calculez le temps global d’exécution du programme (ne pas considérer le temps d’exécution des
instructions par le processeur).
2. Considérons un cache dont les lignes font 128 octets, donnez l’adresse du premier mot dans la ligne contenant l’adresse
suivante :
– 0xA23847EF
– 0x7245E824
– 0xEEFABCD2
3. Soit une mémoire cache de niveau L1 ayant les caractéristiques suivantes : 32 mots par lignes (mots de 2 octets), Taille de
32ko, L1 et L2 sont inclusifs, 4-associatifs. Remplacement LRU, Association par poids faible, Taille de bus d’adresse : 32bits
1. Combien y a-t-il de lignes dans cette mémoire cache ?
2. Combien y-a-t-il de blocs associatifs dans cette mémoire cache ?
3. Si la mémoire cache de niveau L2 a une taille de 2 Mo, combien y a-t-il de blocs de la mémoire cache L2 par bloc de la
mémoire cache L1 ?
4. Si la mémoire fait 1Go, combien d’adresses correspondront à un bloc du cache L1 ?

Exercice - Pipeline

Considérons un microprocesseur dont l'exécution d'une instruction se déroule en cinq étapes comme suit:
• Lecture de l'instruction (IF – Instruction Fetch )
• Décodage de l'instruction (ID - Instruction Decode)
• Exécution de l'instruction (IE – Instruction Execution)
• Accès mémoire (MA - Memory Access)
• Rangement du résultat (WB – Write Back )
Soir le bout de code ci-dessous:
LDR R7,R6,0
ADD R6,R6,1
ADD R0,R0,1
ADD R1,R1,1

1. Construire le pipeline d'exécution de ce bout de code

2. Montrez qu'il y a aléa structurel dans l'exécution de ce pipeline
3. Proposez une solution au problème précédent
4. Calculez
1. le nombre d'étapes/cycles d'horloge d'exécution du programme sans pipeline
2. le nombre d'étapes d'exécution/ cycles d'horloge du programme avec circuit pipeliné
3. l'éfficacité du pipeline sachant que le temps T de traversée du circuit non pipeliné est de 20ns