Вы находитесь на странице: 1из 12

Национальный Технический Университет Украины

«Киевский Политехнический институт»


Кафедра САПР

Расчетно-графическая работа по курсу


“Архитектура компьютера ”

Выполнила:
Ст. Гр. ДА-42
Дина Боярчук

Проверил:
Артюхов В.Г.
Бритов А. А.

Киев – 2007
Введение

В данной работе проектируется микрокомпьютер. Микрокомпьютер представляет собой систему


обработки информации и управления, реализованную на основе определенной элементной базы и
принципа программного управления. Проектирование блоков микрокомпьютера, подбор элементной
базы выполняется согласно заданию.
№ Процессор ПЗУ, ОЗУ, УВВ Кол. линий Таймер
КБ КБ прерываний
1 КР1810ВМ88 16 32 Параллельный порт 8 1х24 бит
12 линий на ввод, 12
линий на вывод

1. Проектирование структурной схемы микрокомпьютера


В соответствии с поставленным техническим заданием проектируемый микрокомпьютер состоит
из следующих блоков:
1. Блок ЦПУ на основе МП К1810ВМ88.
2. Блок ЗУ, включающий:
- оперативное запоминающее устройство (ОЗУ) объемом 32 Кб;
- постоянное запоминающее устройство (ПЗУ) объемом 16 Кб.
3. Узел ввода/вывода, включающий:
- контроллер прерываний (КП) на 8 линии прерываний;
- 24-разрядный таймер;
- параллельный порт на 12 линий на ввод, 12 линий на вывод.
Структурная схема микрокомпьютера в соответствии с полученным заданием изображена на
рис.1.1.

Блок ЗУ

ОЗУ ПЗУ
32Кх8 16Кх8

ЦПУ
СК
К1810ВМ88
Блок УВВ

Параллельный порт Таймер КП

12 12 8

выходы входвы входы/выходы входы


параллельного параллельного таймера запросов
порта порта прерываний

Рис.1.1. Структурная схема микрокомпьютера.

2. Проектирование функциональных блоков микрокомпьютера


2.1. Блок ЦПУ
Согласно заданию, ЦПУ строится на основе БИС МП К1810ВМ88. Для построения процессора на
БИС МП К1810ВМ88 требуются внешний блок синхронизации и средства интерфейса системной шины
[1]. Интерфейс системного канала содержит интерфейс адресной шины, шины данных и шины
управления. Поэтому интерфейс системного канала содержит интерфейс адресной шины, интерфейс
шины данных и формирователь шины управления.
Cтруктурная схема ЦПУ приведена на рис.2.1.
СГ
ФШУ
К555КП11 СШУ
К1810ГФ84

МП
ФШД
К1810ВМ88
КР580ВА86 СШД

БРА
КР580ВА82х2 США

Рис.2.1. Структурная схема ЦПУ на основе МП К1810ВМ88.

2.1.1. Схема включения микропроцессора


Схема включения МП К1810ВМ88 показана на рис. 2.2. На вход MN/MX (выбор режима работы)
подаем сигнал логической единицы, соответствующий минимальному режиму работы, мы будем
использовать этот режим, так как наш микрокомпьютер содержит однопользовательскую СШ. Вход
CLK (синхронизация) подключаем к системному генератору, вход CLR (начальная установка)
подключаем к схеме начальной установки. На вход RDY (готовность) подаем сигнал логической
единицы, соответствующий режиму готовности, так как мы будем использовать МП только в режиме
готовности. На вход TEST (вход программного ожидания) подаем сигнал логического нуля,
соответствующий отсутствию ожидания, так как режим ожидания мы использовать не будем, на вход
NMI (немаскируемое прерывание) подаем сигнал логического нуля (отсутствие немаскированных
прерываний), так как такой вид прерываний мы использовать не будем. Вход HOLD мы не используем,
поэтому подаем на него сигнал логического нуля[1]. Выходы адресов A15…A8 и AD7…AD0 МП
подаем на буферный регистр адреса (БРА), выходы данных AD7…AD0 подаем на формирователь шины
данных (ФШД).
МП КР1810ВМ88
4
режим A19…A16/
+5В MN/MX ST6…ST3
8
синхронизация A15…A8 A15…A8 к БРА
CLK
8 к БРА
начальная AD7…AD0 AD7…AD0 к ФШД
от СГ CLR установка
CLR строб адреса
STB к БРА
___ разрешение
готовность данных
RDY RDY DE
__ направление к ФШД
Вход программного OP/IP передачи
_____
ожидания _
TEST Выбор ЗУ/ВУ
IO/M
захват шины __ чтение
HOLD RD к ФШУ
___ запись
маскируемое
WR
от КП INT прерывание
INT ____ состояние
немаскируемое SST0 подтверждение
прерывание NMI ____ прерывания
INTA к КП
подтверждение
захвата
HLDA

Рис.2.2. Схема включения МП К1810ВМ88.


2.1.2. Системный генератор
В качестве системного генератора используется ИС КР1810ГФ84. Сигналы синхронизации
формируются задающим генератором, стабилизируемым кварцем частотой до 25 МГц. Делитель
частоты – с коэффициентом 3 [1].
Схема включения СГ КР1810ГФ84 показана на рис.2.3. Кварцевый резонатор с частотой 15 МГц
подключаем ко входам X1 и X2. Так как управление высшими гармониками не используется, на вход
TANK подаем логический ноль. Выход OSC не используется. На входы готовности RDY1, RDY2 всегда
подаем логическую единицу, а на AE1 и AE2 – ноль, так как режим готовности используется всегда.
Сигнал готовности RDY подается на МП.
Ко входу RES подключаем схему начальной установки (см. рис.2.3). Выход начальной установки
RES подключается к МП и внешним устройствам (ВУ).
СГ КР1810ГФ84
управление высшими гармонический
гармониками сигнал
TANK OSC
синхронизация
X1 CLK CLK к МП
15
+5В МГ
ц
X2
1кОм вход нач. готовность
RDY RDY
установки к МП
RES
500пФ

EFI
синхроимпульсы
CLK/2
CSYN PCLK
__
F/C нач. установка
____ CLR CLR
AE2 к МП, ВУ
____
AE1

RDY2
входы
готовности RDY1
+5В

SYNC системного генератора КР1810ГФ84.


Рис.2.3. Включение

2.1.3. Формирователь адресной шины


МП К1810ВМ88 поддерживает 20-разрядную адресную шину. Интерфейс США реализуем на ИС
буферных регистров КР580ИР82. Поскольку БР КР580ИР82 имеет 8-разрядные вход и выход, для
реализации США следует использовать 2 таких регистра (так как А19…А16 не используются, то третий
БРА не нужен). Схема подключения БРА показана на рис.2.4. На вход STB подаем соответствующий
сигнал от МП. Так как канал ПДП отсутствует (т.е. шина свободна всегда), то на инверсный выход
разрешения передачи подаем логический ноль.
БР КР580ИР82
8
A15…A8 A7…A0 8
B7…B0 A15…A8
STB
OE
к САШ
от МП
БР КР580ИР82
8
AD7…AD0 A7…A0 8
B7…B0 A7…A0
STB STB
строб OE
адреса разрешение
передачи
0 : разрешено

Рис.2.4. Подключение буферных регистров адреса КР580ИР82.

2.1.4. Формирователь шины данных


МП КР1810ВМ88 имеет 8-разрядную шину данных. [1]. Интерфейс СШД реализуем на ИС
шинного формирователя КР580ВА86 (схема включения показана на рис.2.5).
k=K/Ki=8/8=1
где k-кол-во БИС КР580ВА86
К-разрядность буферизируемой шины данных
Кi-разрядность БИС КР580ВА86
ШФ КР580ВА86
8
AD7…AD0 A7…A0 8
направление B7…B0 D7…D0 к СШД
от МП передачи T
OP/IP
разрешение ___
DE данных ОЕ

Рис.2.5. Подключение формирователя шины данных КР580ВА86.

2.1.5. Формирователь шины управления


При обмене данными МП КР1810ВМ88 выдет адреса ЗУ и ВУ на общую адресную шину и для
разделения адресов ЗУ и ВУ система команд МП содержит команды ввода/вывода отдельно для ЗУ и
ВУ [1].
В качестве формирователя шины управления используем мультиплексор К555КП11 (схема
включения показана на рис.2.6.). Эта ИС представляет собой мультиплексор с трехстабильными
выходами. Подключать ИС К555 КП11 будем следующим образом. Вход адреса данных A подключаем
на выход M/IO (выбор ЗУ/ВУ) от МП, вход разрешения трансляции данных S подключаем на землю.
Входы мультиплексора необходимо подключить так чтобы на выходе формировались сигналы MRD
(чтение ЗУ), MWR (запись ЗУ), IORD (чтение ВУ), IOWR (запись ВУ).
ФШУ К555КП11

выбор ЗУ/ВУ
IO/M A
чтение
RD 1x1
от
МП 2x1 __ разрешение шины
запись S
WR 1x2

2x2

1x3 чтение ЗУ
Y1 MRD
2x3 к ЗУ
запись ЗУ
Y2 MWR
1x4 чтение ВУ
Y3 IORD
к ВУ
2x4 запись ВУ
Y4 IOWR

+5В

Рис.2.6. Включение мультиплексора К555КП11.

2.1.6. Функциональная схема ЦПУ


Функциональная схема блока ЦПУ показана на рис.2.7.
+5В

СГ К1810ГФ84 МП К1810ВМ88

MN/MX БР КР580ИР82
TANK 8
A15…A8 DI 8 A15…A8
CLK CLK
DO
STB T
15М X1 RDY RDY
OE
Гц
БР КР580ИР82 к США
8
AD7..AD0 DI 8 A7…A0
X2 RES RES
DO
+5В RES T
к ВУ OE
_____
1кОм TEST
ШФ КР580ВА86
RES HOLD 8
500пФ A 8
NMI ___ B к СШД
___
DE ОЕ
__
OP/IP Т
EFI
CSYN
F/C
AE2
ШФ КР555КП11
AE1
__
RDY2 А S
IO/M
RDY1
от ___
INT 1Х1 Y1 MRD
КП RD к ЗУ
___ 2Х1
WR 1Х2 Y2 MWR
2Х2
1Х3 Y3 IORD
+5В 2Х3 к ВУ
1Х4 Y4 IOWR
2Х4

_____
INTA к КП

Рис.2.7. Функциональная схема ЦПУ.

2.2. Блок ЗУ
Адресное пространство ЗУ МП КР1810ВМ88 сегментировано и имеет логическую
организацию1Мх8. Время цикла чтения/записи без использования тактов ожидания при частоте
синхронизации 5 МГц равно 600 нс, а время выборки порядка 160нс. Применение более медленных
БИС ОЗУ и ПЗУ требует организации одного или двух тактов ожидания.
Так как ОЗУ динамического типа требуют устройств регенерации, то для организации ОЗУ
выбираем более простую в использовании БИС статического типа КР537РУ17 (организация 8Кх8,
время выборки 200нс). Согласно заданию, необходимо реализовать 32 Кб ОЗУ, для этого подойдут три
БИС ОЗУ СТ КР537РУ17, соединенных по схеме наращивания объема (см. рис.2.8).
Для реализации 16Кб ПЗУ выбрана БИС ПЗУ КР568РЕЗ с организацией 16Кх8 и временем
выборки 600 нс. Селекция между ОЗУ и ПЗУ будет осуществляться через линию A15 (при A15 = 0 -
ОЗУ, при A15 = 1 – ПЗУ). Для реализации селекции блока ЗУ использованы следующие логические
элементы: 2И(КР1533ЛИ8), 2ИЛИ(КР1533ЛЛ1), НЕ(КР1533ЛН1) .
КР537РУ17
A12…A0 13 13
A12…A0
от США 8 8
MWR D7…D0 D7…D0
от СШУ к СШД
& WR
1
1
MRD CS 8
от СШУ
A15 13 КР537РУ17
от США A12…A0
A13
от США D7…D0

WR
1
1 CS

13
8
1 A12…A0

1 D7…D0

WR

CS

13 КР568РЕ3
A12…A0
А13 8
D7…D0
D7…D0
1 CEO к СШД
1
CS

Рис.2.8. Функциональная схема блока ЗУ.

2.3. Блок ввода/вывода


2.3.1. Контроллер прерываний
МП К1810ВМ88 обслуживает внешние запросы прерываний, поступающие через потенциальный
вход INT. Согласно заданию, необходимо реализовать поддержку 8 линий прерываний. Для этой цели
выберем БИС программируемого контроллера прерываний К1810ВН59А, способную обрабатывать до 8
запросов прерываний (с возможностью расширения путем каскадного включения нескольких БИС
ПКП). Схема включения показана на рис.2.9.
При программировании и чтении состояния обмен информацией с процессором осуществляется
через СШД под управлением сигналов выборки БИС, адреса внутренних регистров и чтения/записи,
подаваемых соответственно на входы CS, A0, RD, WR [1]. На инверсный вход подчинения SP подается
логическая единица, т.как используется 1 БИС. По этой же причине не используются выходы CAS2…
CAS0. Выбор ПКП в адресном пространстве ВУ осуществляется с помощью адресного селектора.
К1810ВН59А
D7…D0 8
от СШД D7…D0
INT
A0 INT к МП
от США A0 3
IORD CAS2…CAS0
от СШУ шина
RD каскадного
IOWR соединения
от СШУ (не используется)
WR

от АС
CS

INTA
от СШУ INTA

+5В
SP

IR7..IR0
IR7..IR0

Разъем

Рис.2.9. Включение ПКП К1810ВН59А для обслуживания 8 линий прерываний.

2.3.2. Интерфейс параллельного порта


Согласно заданию, необходимо реализовать интерфейс параллельного порта на 16 выходных и 8
входных линий. Для решения этой задачи целесообразно использовать БИС программируемого
параллельного интерфейса КР580ВВ55А.
Схема включения БИС КР580ВВ55А показана на рис.2.10. а при программировании
параллельного порта учтем, что порты A работет на ввод, В - на вывод,а порт C – на вывод и на ввод.
Выбор ППИ КР580ВВ55А в адресном пространстве ВУ осуществляется с помощью адресного
селектора.

КР580ВВ55А
D7…D0 8
от СШД D7…D0 8
PA7…PA0
IORD Р
от СШУ RD 4
а
IOWR
WR PC7…PC4 з
от СГ RES 4 ъ
е
RES м
от США 8
PC3…PC0

От АС
A1,A0
PB7…PB0
Рис.2.10. Схема включения ППИ КР580ВВ55А.

CS

2.3.3. Таймер
Временные прерывания используются при формировании временных сигналов, подсчете внешних
событий и т. д. Временные функции в микропроцессорных системах выполняют таймеры, которые
представляют собой программируемые счетчики с предустановкой и возможностью их программного
чтения. Согласно заданию микрокомпьютер должен иметь 1 24-разрядный таймер. Для этого нам
подходит БИС программируемых таймеров КР580ВИ53Д [1], который имеет разрядность 8 и три
таймера. БИС ПТ КР580ВИ53Д и подключим к соответствующим выводам СК. Выход таймера 0
подключаем на вход таймера 1; выход таймера 1 подключаем ко входу таймера 2. Таким образом
получаем требуемый 24-разрядный таймер. Выбор соответствующего 8-разрядного слова, содержащего
информацию о счетчике, осуществляется с помощью адресного входа, и равносилен выбору: счетчик 0
– младшее слово, счетчик 1 – среднее слово, счетчик 2 – старшее слово.
На Рис. 2.11. приведена функциональная схема программируемого таймера.

Рис.2.11. Включение ПТ К580ВИ53.

2.3.4. Адресная селекция устройств ввода/вывода


МП КР1810ВМ88 предоставляет 64Kбайт для ВУ, адресуемых 16 разрядами, но существует
возможность 8 разрядной адресации соответственно 256 портов. Согласно заданию имеется 3 ВУ (см.
рис.2.12). Адресная селекция УВВ осуществляется с помощью дешифратора К555ИД7 (рис.2.13).

Адресс УВВ
15 6 5 4 3 2 1

адрес адрес
устройства порта

Рис.2.12. Адреса ВУ и распределение памяти ВУ.


К555ИД7
A4 1 к ПКП
от САШ D0
A5 2 к ППИ
4 D1
к ПТ
D2
D3
D4
IORD & не используются
от СШУ SE1 D5
IOWR SE2 D6
+5В SE3
D7
Рис.2.13. Включение АС К555ИД7.

2.4. Функциональная схема микрокомпьютера


Функциональная схема микрокомпьютера представлена на рис.2.14.
3. Программирование устройств ввода/вывода
3.1. Процедура инициализации ПКП:
mov dx,0C0H ;адрес порта в dx
mov al,00010011b ;ICW1 в al
out dx,al ;ICW1 в порт 0C0h
mov dx,0C2H ;адрес порта в dx
mov al,00100000b ;ICW2 в al
out dx,al ;ICW2 в порт 0C2H
mov al,00000001b ;ICW4 в al
out dx,al ;ICW4 в порт 0С2Н
mov al,11110111b ;OCW1 в al
out dx,al ; OCW1 в порт 0С2Н
3.2. Процедура инициализации таймера:
;описание исходных данных
LO50MS EQU 000H;младший байт коэффициента деления
HI50MS EQU 0F0H;старший байт
CONTROL EQU 0D6H;адрес РУС таймера
COUNT_1 EQU 0D2H;адрес счетчика таймера
MOD_2 EQU 001008;управляющее слово:счетчик 1, запись слова, режим 2, двоичный счет
;программирование таймера
MOV DX,CONTROL ; загрузка управляющего слова
MOV AL,MOD_2 ; управляющее слово в al
OUT DX,AL ;
MOV DX,COUNT_1; адрес счетчика таймера
MOV AL,LO50MS ; младший байт коэффициента деления
OUT DX,AL
MOV AL,HI50MS; старший байт коэффициента деления
OUT DX,AL
3.3. Процедура инициализации интерфейса параллельного канала:
MOV DX,PPIRCW ;формирование адреса РУС ППИ
MOV AL,10010000b ;формирование управляющего слова
OUT DX,AL ;вывод на ППИ

Список литературы.
1. «Проектирование микропроцессорной электронно вычислительной аппаратуры», Артюхов
В.Г., Будняк А.А., «Техника», 1988.
2. Справочник по ЭВМ и МПС.
+5В

A15…A0

IOWR
IORD
MWR
D7…D0
MRD

INTA

RES
INT
СГ К1810ГФ84 МП К1810ВМ88

MN/MX БР КР580ИР82
TANK 8
A15…A8 DI 8 A15…A8
CLK CLK
DO
X1
STB T
15 RDY RDY
МГ
ц БР КР580ИР82 16 8
8 OE
X2
AD7..AD0 DI 8 A7…A0
RES RES
DO
+5В
T
_____
OE
1кОм TEST

RES HOLD ШФ КР580ВА86


8
500пФ A 8 D7…D0
NMI
___ B
___ ОЕ
DE
__ Т
EFI
OP/IP
CSYN
F/C
AE2
AE1 ШФ КР555КП11

__
RDY2 А S
IO/M
RDY1
__
INT 1Х1 Y1
RD
__ 2Х1
WR 1Х2 Y2
2Х2
1Х3 Y3
+5В
2Х3
1Х4 Y4
2Х4

____
INTA

КР537РУ17
К1810ВН59А 13
8 A12…A0
8
D7…DO D7…D0
+5В
SP WR
A0
CS
IR7…IR0 IR7..IR0
A12…A0 КР537РУ17
RD Разъем 13 13
A12…A0
8
D7…D0
WR
& WR
INTA 1
1
CS INT CS
A15 КР537РУ17
13
A13 A12…A0
8
D7…D0

A0 WR
1
D7…D0 A5 CS
1
A4
КР568РЕ3
13
К555ИД7 A12…A0
А13 8
1 D7…D0
D0
2
4 D1 1 CEO
1
D2 CS

&
SE1
SE2 К1810ВИ54
+5В SE3 8
D7…D0
D7…D0
OUT0
GATE0
RD
A1,A0 CLK0 Р
OUT1 а
КР580ВВ55А D7…D0 WR з
8 GATE1 ъ
D7…D0 8 е
CLK1
PA7…PA0 CS м
4
OUT2
RD
WR PC7…PC4 A1,A0 2 GATE2
4 A1,A0
CLK2
2 RES
2 PC3…PC0
8

A1,A0
PB7…PB0 Разъем

CS
Рис.2.14.Функциональная схема микрокомпьютера.