ENSIL ELT deuxième année Année 2014-2015

Examen Conception numérique

Durée 1H30

1. Quelles sont les critères nécessaires pour avoir un process combinatoire ?

2. Dans un test bench, on souhaite créer le signal ci-dessous. Donner le process qui génère ce
signal.

3. Pour le process ci-dessous, compléter le chronogramme suivant

signal cmp : integer range 0 to 7;

…
process (CLK)
begin
if CLK'event and CLK='1' then
cmp <= cmp + 1;
cmp <= cmp + 1;
if cmp = 4 then
cmp <= '0';
end if;
end if;
end process;
ENSIL ELT deuxième année Année 2014-2015

4. En synthétisant le programme ci-dessous nous avons obtenu le message d'erreur suivant.

Quel est le problème ? Comment vous le corrigez ?

signal cmp : integer range 0 to 7;

…
process (CLK)
begin
if CLK'event and CLK='1' then
cmp <= cmp + 1;
end if;
end process;
- - remise à zéro du compteur quand RESET = '1'
cmp <= 0 when RESET = '1' else cmp;

ERROR:HDLCompiler:1401 - " Line 43: Signal cmp[2] in unit is connected to following

multiple drivers:
Driver 0: output signal cmp[2] of instance Latch (cmp[2])
Driver 1: output signal cmp[2] of instance Flip-flop (cmp)
…

5. On souhaite concevoir le circuit ci-dessous. Vous devrez programmer le FPGA pour qu'à
l'appui du bouton poussoir l'afficheur affiche la valeur de "0" pendant 4 secondes, puis
affiche le "8" pendant 5 secondes et ensuite affiche "E" qui reste inchangé jusqu'à l'appui
suivant du bouton. La fréquence de l'horloge en entrée est de 10 Hz et on suppose que le
bouton est maintenu au moins pendant 100 msec à chaque appui.
a. Dessiner le digramme d'état
b. Donner l'entité
c. Donner l'architecture qui réalise la machine d'état que vous proposez en a.