-1-

-2-

АННОТАЦИЯ

В данной работе спроектировано цифровое устройство приема и обработки

информации для блока приема на космическом аппарате «Солнечный Парус».
Устройство включает в себя несколько элементов, а именно:
 Систему фазовой автоподстройки частоты
 Блок обработки сигнала – цифровой интегратор со сбросом
 Блок формирования сигнала синхронного приема
Разработка устройства проведена в рамках пакета САПР ALTERA
MAX+PLUS II с использованием программируемой логической интегральной схемы
производства фирмы ALTERA.
Проведена оценка параметров полученных систем и проверка результатов
работы на физической модели с использованием различных средств отладки.
Разработанная схема является не моделью, а одним из этапов в
проектировании реального блока приема командно-программной информации на
КАСП.
 -3-

1. ТЕХНИЧЕСКОЕ ЗАДАНИЕ

Необходимо спроектировать блок приема командно-программной

информации на КАСП (космический аппарат «Солнечный Парус»).
На входе приемника – видеосигнал в КМОП уровнях с выхода приемного
устройства после частотного детектора и компаратора, последовательный код типа
«манчестер» (см. рис. 2.4).
Скорость передачи данных: 1 кбит/с (т.е. тактовая частота передачи f = 1 кГц).
f
Допустимое отклонение по частоте:  2  10  4
f

На выходе приемника нужно получить:

 последовательный код командно-программной информации после
квазиоптимальной обработки;
 такты бит;
 сигнал синхронного приема.
Основной задачей приемника является квазиоптимальная обработка сигнала
последовательного видеокода, включающая в себя следующие элементы:
 восстановление тактовой частоты с помощью системы ФАПЧ;
 обработка сигнала с помощью цифрового интегратора со сбросом;
 формирование сигнала синхронного приема.
 -4-

2. ВВЕДЕНИЕ

Уже несколько десятилетий подряд специалистов по космической технике

вдохновляет идея "солнечного паруса". Использование интенсивного потока
фотонов, излучаемых ближайшей к нам звездой - так называемого "солнечного
ветра" - позволило бы создать экономически выгодные космические корабли.
Зеркало может отражать солнечные фотоны в направлении, противоположном
направлению движения космического корабля. А частицы света, хотя и не имеют
массы, обладают инерцией и, по закону сохранения, должны будут отдавать часть
энергии "солнечному парусу", а значит, двигать его в пространстве. Уже было
несколько попыток запуска такого аппарата, но пока парус не раскрывался. В
сентябре 2004 года планируется еще один запуск.

Рис. 2.1. «Солнечный Парус» на орбите Земли.

Разрабатываемое устройство является элементом в цепи управления

космическим аппаратом «Солнечный Парус». Управление осуществляется путем
передачи из НКУ (наземного комплекса управления) на космический аппарат
командно-программной информации (КПИ). КПИ принимается бортовой
радиосистемой (БРС), в состав которой входит разрабатываемое устройство, и
передаются в бортовую цифровую вычислительную машину БЦВМ. Обобщенная
блок-схема БРС приведена на рис. 2.2.
 -5-

Рис. 2.2. Структурная схема бортовой радиосистемы.

Приемник ПРМ принимает сигнал из эфира, преобразует, усиливает,

детектирует и фильтрует его. На вход ЧД подается частотно-модулированный
радиосигнал в виде последовательного кода (см. рис. 2.3). Скорость передачи
информации составляет 1 кбит/с.

Рис. 2.3. Временные диаграммы сигналов: исходного кода, частотного детектора и компаратора.

Передача информации осуществляется с выхода ЧД через компаратор

(ограничитель с нулевым порогом) посредством кода типа манчестер (рис. 2.4).

Рис. 2.4. Код типа «манчестер».

Такой код позволяет повысить плотность переходов, которые необходимы для

корректного нахождения границ символов. Манчестерский код обеспечивает
 -6-
плотность переходов не менее одного перехода на символ. При этом
помехоустойчивость не снижается, поскольку символы, кодирующие «0» и «1»,
противоположны (инверсны). Недостатком данного метода является расширение
полосы сигнала примерно в 2 раза. Этого можно было бы избежать, используя для
кодировки рандомизацию, при которой исходный сигнал умножается на полином,
но это сложнее реализуется.
Манчестерский код поступает на вход блока приема КПИ (БП КПИ), где
происходит его обработка. С выхода БП КПИ в вычислительную машину подаются
такты бит, по которым она опрашивает сигнал команды, собственно код команды, и
сигнал синхронного приема. Поскольку приемник на борту всегда находится в
режиме готовности, в моменты, когда связи нет, на его вход поступают шумы,
которые могут обрабатываться БЦВМ. Чтобы этого не происходило, формируется
сигнал синхронного приема в то время, когда идет информация.
Разработка устройства заключается в написании программы для ПЛИС
ALTERA ACEX 1k. В частности, необходимо с помощью программы ALTERA
Max+Plus II разработать схему устройства и, используя существующее
оборудование, запрограммировать ПЛИС.
 -7-

3. РАСЧЕТ И ПРОЕКТИРОВАНИЕ БЛОКА ПРИЕМА КПИ

В приложении 1 представлена общая схема БП КПИ. Отдельные ее блоки

рассмотрены в данном разделе.

3.1 Структурная схема и назначение ее элементов

Приемник можно разделить на три основных блока соответственно

поставленным задачам:
 Система ФАПЧ, на выходе которой необходимо получить частоту бит.
Но, поскольку мы работаем с кодом «манчестер», на выходе получается
двойная частота бит. Для восстановления одинарной частоты
используется делитель на 2 и схема исключения обратной работы
(ИОР), устраняющая возможную инверсию тактов после прохождения
делителя;
 Цифровой интегратор со сбросом ИНТ, восстанавливающий исходный
код;
 Схема формирования сигнала синхронного приема СП.
Блок-схема БП КПИ представлена на рис. 3.1

Рис. 3.1. Структурная схема блока приема КПИ.

 -8-

3.2. Расчет системы ФАПЧ

3.2.1. Описание системы

Аналоговым прототипом цифровой системы является непрерывная система
фазовой автоподстройки с фазовращателем (рис. 3.2)

Входной
сигнал U1(t) Uфд(t) Выход
ПФ ФД ФНЧ

U2(t)

ФВ ЗГ

Рис. 3.2. Структурная схема аналоговой системы ФАПЧ.

В этой системе напряжение входного сигнала, пройдя через полосовой фильтр

ПФ, поступает на вход фазового детектора ФД, где сравнивается по фазе с
напряжением u2(t). Напряжение u2(t) формируется в результате прохождения сигнала
от задающего генератора ЗГ через управляемый фазовращатель ФВ. Если фазы
колебаний u1(t) и u2(t) на входах фазового детектора не совпадают, то на его выходе
появляется напряжение uФД(t), зависящее от величины фазового рассогласования
этих колебаний. Напряжение uФД(t) сглаживается фильтром нижних частот ФНЧ и
подается в качестве управляющего на фазовращатель, изменяя вносимый им
фазовый сдвиг так, что исходное фазовое рассогласование колебаний u1(t) и u2(t)
уменьшается. В результате работы системы частота и фаза колебания u2(t)
поддерживаются близкими к частоте и фазе полезного входного сигнала.
Функциональная схема цифровой системы ФАП показана на рис. 3.3.
В систему входят: цифровой фазовый детектор ФД, дискретное усредняющее
устройство ДУУ, реверсивный счетчик РС, преобразователь код-частота ПКЧ,
устройство добавления-вычитания УДВ, делитель частоты ДЧ, задающий генератор
ЗГ, а также ряд дополнительных устройств.
 -9-
Входной
сигнал 2Fбит
ФД

ЗГ

+ Выход
ДУУ УДВ ДЧ1
-
+ -
РС ПКЧ ДЧ2

Рис. 3.3. Структурная схема цифровой системы ФАПЧ.

Принцип работы этой системы во многом аналогичен используемому в

аналоговой системе ФАП. В данном случае применяется цифровой фазовый
детектор, роль фильтра нижних частот играет цифровой фильтр, состоящий из
дискретного усредняющего устройства, реверсивного счетчика, дополненного
преобразователем код-частота. Функции фазовращателя выполняет устройство
добавления-вычитания, дополненное делителем частоты. Выходной сигнал
снимается с выхода делителя частоты ДЧ1.

3.2.2. Схема предварительной обработки сигнала

Схема предварительной обработки сигнала обеспечивает привязку входного
сигнала к рабочей частотной сетке clk, а также формирует импульсы на границах
символов входной кодовой последовательности для дальнейшей работы.
Принципиальная схема изображена на рис. 3.4.

Рис. 3.4. Схема предварительной обработки сигнала.

 - 10 -

Здесь входными сигналами являются:

 manchester – входной код
 clk – тактовая частота генератора
Выходные сигналы:
 out_filter – привязанный к тактам clk входной код;
 str – стробы длительностью в период clk, сформированные на границах
переходов символов входного кода;
 str_sd – те же стробы, но сдвинутые на период clk.
Временные диаграммы входных и выходных сигналов в разных масштабах
изображены на рис. 3.5:

Рис. 3.5. Временные диаграммы, поясняющие работу

схемы предварительной обработки сигнала.

Входной код поступает на D-триггер, сигнал с которого подается на второй

триггер и уже оттуда поступает на другие элементы схемы. Таким образом, он
оказывается «привязан» к тактам той частотной сетки, по которой работает весь
блок приема. По перепадам уровней входного сигнала посредством элемента XOR
формируются узкие импульсы, необходимые для дальнейшей работы. На последнем
D-триггере эти импульсы сдвигаются на такт clk, поскольку для различных
устройств необходимы импульсы, стоящие как до границы символа, так и после нее.
 - 11 -

3.2.3. Фазовый дискриминатор

Фазовый дискриминатор – это устройство, которое в зависимости от фазового
рассогласования [n] в моменты tn = nTp (n = 0, 1, 2...) выдает сигнал в виде кодовой
комбинации.
Назначение фазового детектора состоит в формировании сигнала,
управляющего добавлением или вычитанием импульсов в частотной сетке в
зависимости от расстройки между частотой бит и границами символов в кодовой
последовательности.
Существуют фазовые детекторы с различным дискриминационными
характеристиками. В данном случае мы используем релейную характеристику (рис.
3.6). Она наиболее проста в схемотехническом исполнении и при этом обеспечивает
минимальную фазовую ошибку при сравнительно большом отношении сигнал/шум.

Рис. 3.6. Релейная дискриминационная характеристика.

Схема фазового дискриминатора изображена на рис. 3.7.

Рис. 3.7. Принципиальная схема фазового дискриминатора.

D-триггер в зависимости от того, опережает двойная частота бит частоту

входного сигнала или отстает от нее, формирует на выходе 0 или 1. Временные
диаграммы, поясняющие работу фазового дискриминатора, изображены на рис. 3.8.
 - 12 -

Рис. 3.8. Временные диаграммы, поясняющие работу фазового дискриминатора.

3.2.4. Дискретное усредняющее устройство

Дискретное усредняющее устройство представляет собой две симметричные
схемы, выходные сигналы с которых поступают в качестве управляющих на
добавление и вычитание импульсов в схеме устройства добавления-вычитания.
Сигналы формируются в зависимости от уровня выходного сигнала дискриминатора
и представляют собой узкие импульсы. Схема ДУУ представлена на рис. 3.9.

Рис. 3.9. Принципиальная схема дискретного усредняющего устройства.

Сигнал с выхода дискриминатора поступает на один из входов элемента AND,

и в случае совпадения этого сигнала с импульсом str_sd на вход RS-триггера
поступает 1. Совпадение выходного сигнала RS-триггера с поделенной на 2 и
инвертированной частотой clk формирует сигналы duu_dob и duu_vich. Эти
импульсы затем поступают на вход устройства добавления-вычитания. Инверсия clk
необходима, поскольку работа происходит по сигналу str_sd.
В данном случае схема работает без усреднения, поскольку эта ее функция
необходима при достаточно маленьком отношении сигнал-шум для устранения
 - 13 -
ошибки, вызванной шумами. Применение усреднения при большом отношении
сигнал-шум может увеличить время вхождения системы в режим синхронизма, не
улучшая ее характеристики, что является негативным фактором. Поэтому
коэффициент накопления импульсов принят равным ny = 1, т.е. импульсы сразу
поступают на устройство добавления-вычитания.
Временные диаграммы, поясняющие работу, изображены на рис. 3.10

Рис. 3.10. Временные диаграммы, поясняющие работу дискретного усредняющего устройства.

3.2.5. Реверсивный счетчик

Реверсивный счетчик играет роль интегратора в кольце слежения ФАПЧ.
Его назначение состоит в формировании сигналов, управляющих импульсами
с выхода преобразователя код-частота.
Схема реверсивного счетчика состоит собственно из счетчика, формирующего
сигнал управления так называемыми ключами upr[7..0], а также из схемы,
останавливающей счет при переполнении счетчика (рис. 3.11).
Изначально счетчик установлен в середину счета (в данном случае в него
записано число 127). Сигнал с выхода дискриминатора поступает на вход счетчика,
управляющий направлением счета. Так, когда diskr = 1, счетчик считает «вверх»,
если же diskr = 0, направление счета меняется на противоположное. На выходе
счетчика формируется сигнал, представляющий собой некоторое число в
параллельном коде. Это число далее поступает на вход ПКЧ и управляет
поступлением импульсов от ПКЧ на УДВ. В случае если на выходе счетчика
получились все 0 или все 1, он останавливается и в нем сохраняется это число. Счет
происходит по импульсам str_sd. Если прием находится в режиме синхронизма, т.е.
отклонения частоты невелики, счетчик колеблется около своего среднего значения.
 - 14 -

Рис. 3.11. Принципиальная схема реверсивного счетчика.

На рис. 3.12 приведены временные диаграммы, иллюстрирующие работу

реверсивного счетчика.

Рис. 3.12. Временные диаграммы, поясняющие работу реверсивного счетчика.

3.2.6. Преобразователь код-частота

Схема преобразователя код-частота представляет собой схему формирования
импульсов из входного кода, идущего с реверсивного счетчика, далее поступающих
на УДВ. В данном случае ПКЧ включает в себя дополнительный независимый
делитель частоты, что обеспечивает его развязку с остальными элементами блока
приема. Принципиальная схема устройства представлена на рис. 3.13 и 3.14
Временные диаграммы, иллюстрирующие работу блока, представлены на рис.
3.15. Поскольку сигналов много, но все они фактически различаются только
длительностью, для пояснения работы представлены диаграммы формирования
одного из разрядов и окончательные сигналы на добавление и вычитание.
Из старших разрядов реверсивного счетчика формируются импульсы,
которые, в те или иные моменты времени, совпадая с импульсами независимой
частотной сетки, позволяют получить на выходе устройства сигнал на добавление
или вычитание.
 - 15 -

Рис. 3.13. Принципиальная схема преобразователя код-частота.

Формирование независимой частотной сетки и управляющих сигналов.

Рис. 3.14. Принципиальная схема преобразователя код-частота.

Формирование импульсов на добавление и вычитание.
 - 16 -

Рис. 3.15. Временные диаграммы, поясняющие работу преобразователя код-частота.

3.2.7. Устройство добавления-вычитания

Схема устройства добавления-вычитания состоит из двух частей. Первая
формирует две частотные сетки, одна из которых является основной, по которой
работают остальные устройства; в случае фазовой расстройки импульсы из нее
вычитаются. Вторая сетка является дополнительной и импульсы из нее добавляются
в основную сетку.
Вторая часть схемы обеспечивает коммутацию сигналов с ДУУ и
реверсивного счетчика, отвечающих за добавление и вычитание импульсов.
Выходной сигнал подается на делитель частоты, а с него – в качестве обратной
связи на фазовый детектор, замыкая кольцо автоподстройки.
Схема УДВ представлена на рис. 3.16, временные диаграммы, поясняющие
работу – на рис.3.17.

Рис. 3.16. Принципиальная схема устройства добавления-вычитания.

 - 17 -

Рис. 3.17. Временные диаграммы, поясняющие работу устройства добавления-вычитания.

Схема, состоящая из двух инверторов и двух элементов AND, позволяет

получить две частотные сетки, находящиеся в противофазе друг относительно
друга.
В схеме, формирующей сигнал vihod, на вход элементов OR поступают
сигналы с ДУУ и реверсивного счетчика. Таким образом, если присутствует хотя бы
один из этих сигналов, на выходе элементов OR формируется значение 1. Для
основной сетки этот сигнал инвертируется и, если в этот момент времени значение
сигнала osn также равно 1, на элементе AND появляется 1 и из основной сетки
вычитается 1 импульс. Для дополнительной сетки сигнал с элемента OR не
инвертируется и при коммутации его с сигналом dop формируется значение
1,добавляющее один импульс из дополнительной сетки в основную.

3.2.8. Делитель частоты

На выходе делителя частоты необходимо получить удвоенную частоту бит,
т.е. 2 кГц. Значит, коэффициент деления должен составлять:
clk 10  10 6
  5000 (3.1)
2 Fbit 2  10 3

Деление на 2 уже было осуществлено в устройстве добавления-вычитания при

формировании двух частотных сеток. Значит, общий коэффициент деления ДЧ
должен составлять 2500. Нельзя использовать один счетчик с таким модулем счета,
поскольку недвоичное число не может обеспечить на выходе меандр. Значит,
последний счетчик должен быть двоичным. Возьмем модуль счета, равный 4. Далее
 - 18 -
можно было бы использовать один счетчик на 625, но для дальнейшей работы, в
частности, для восстановления исходного сигнала, необходимы импульсы со
счетчика с меньшим модулем счета, поэтому были взяты два счетчика на 125 и 5.
Счетчики соединены каскадно, что позволяет получить на выходе требуемую
частоту.
Принципиальная схема представлена на рис. 3.18, временные диаграммы – на
рис. 3.19.

Рис. 3.18. Принципиальная схема делителя частоты.

Рис. 3.19. Временные диаграммы, поясняющие работу делителя частоты.

Фактически счетчики работают по частоте vihod, т.е. по уже подстроенной

частоте. Выходной сигнал делителя 2Fbit поступает на фазовый дискриминатор,
замыкая кольцо автоподстройки системы ФАПЧ.
 - 19 -

3.2.9. Оценка характеристик и параметров системы ФАПЧ

1. Оценка полосы синхронизма системы.
Под полосой синхронизма (полосой удержания) системы понимают
максимальное отклонение частоты входного сигнала от ее номинального значения,
которое может быть отслежено системой ФАП. Номинальное значение частоты
входного сигнала равно fC0 = fЗГ / nД, где fЗГ – частота задающего генератора, nД –
коэффициент деления частоты на делителе ДЧ1. Величина полосы синхронизма
изучаемой системы определяется максимально возможным изменением частоты
опорных колебаний, т.е. колебаний на выходе делителя ДЧ 1, которое происходит
под действием управляющих импульсов, подаваемых на устройство добавления-
вычитания.
В данном случае в техническом задании указано, что отношение полосы
f
синхронизма к номинальной частоте  2 10 4 . Необходимо определить,
f

выполняется ли это условие в нашем случае.

Сначала рассчитаем коэффициент деления для случая, когда интегрирующая
часть фильтра системы отключена. Каждый управляющий импульс, поступающий
на УДВ, вызывает изменение фазы колебаний на его выходе на 2. Так как
импульсы на выходе ФД формируются с частотой FОП опорного колебания, то
максимальное число nmax управляющих импульсов, которое может поступить на
УДВ за 1 с, равно
FÎÏ  1ñ
n max  , (3.2)
ny

где nу – коэффициент накопления импульсов в ДУУ. В нашем случае nу = 1, т.е.

импульсы с выхода ФД поступают непосредственно на УДВ. При этом FОП мы
берем равной двойной частоте бит, т.е. 2 кГц. Максимальное изменение частоты
колебаний на выходе УДВ определяется равенством
2 F
f  n max   1c  ÎÏ (3.3)
2 ny
 - 20 -
Отсюда мы можем определить, отвечает ли соотношение f/f требуемому значению:
f F f 2 2 2
f   ÎÏ      2  10  4 (3.4)
n Ä ny nÄ FÎÏ n y n Ä n Ä 10000

Определим теперь, какое максимальное изменение частоты опорного

колебания может быть создано напряжением, снимаемым с интегрирующей части
фильтра. Максимальная частота дополнительных управляющих импульсов, которые
могут быть поданы на УДВ с этой части фильтра, равна
Fäîï  N ñ÷  F , (3.5)
где NСЧ – наибольшее число, которое может быть записано в реверсивном счетчике
РС (емкость счетчика), F – величина шага преобразования чисел в частоту в блоке
преобразования ПКЧ.
В нашем случае NСЧ = 2048, F = 31/16 → FДОП = 3968
Учитывая, что каждый управляющий импульс сдвигает фазу колебаний на
выходе УДВ на 2, и то, что максимальная частота дополнительных импульсов
определяется равенством (3.5), а в делителе ДЧ 1 частота делится в nД = 10000 раз,
получаем выражение для максимального отклонения частоты опорного колебания:

F ÄÎÏ f 1 F ÄÎÏ 3968

f 1      1.984  10  4  2  10 4 (3.6)
nÄ f nÄ f 10000  2000

Реверсивный счетчик выполнен таким образом, что при переполнении в нем

сохраняется записанным максимальное число. Значит, максимальные изменения
частоты опорного колебания, создаваемые управляющими импульсами, которые
поступают на УДВ, суммируются. При этом полоса синхронизма оценивается так:
f C f  f 1 f f 1
f C  f  f 1      4  10  4 (3.7)
f f f f

Поскольку это значение справедливо для двойной частоты бит, для одинарной
получаем следующее:
f C
f C ( FÁÈÒ )   2  10  4 (3.8)
2

Полученное значение удовлетворяет условию, поставленному в техническом

задании.
 - 21 -

2. Ошибка слежения

Ошибка слежения в цифровых следящих системах имеет три составляющих:

 Шумы квантования;
 Динамическую ошибку;
 Флуктуационную ошибку.

Оценка шумов квантования.

Шумы квантования – это одна из составляющих ошибки слежения. В данном
случае она обусловлена дискретным по величине изменением фазы колебаний
опорного генератора. Шумы квантования представляют собой изменяющийся во
времени процесс, размах (амплитуда) которого примерно равна величине 
дискрета изменения фазы колебаний опорного генератора.
Величина  оценивается следующим образом:
360 0
  , (3.9)
nÄ

где nД – коэффициент деления частоты на делителе ДЧ1.

360 0 360 0
В нашем случае     0.036 0
nÄ 10000

Оценка динамической составляющей ошибки слежения.

Величина динамической ошибки системы определяется порядком ее
астатизма. Разрабатываемая схема ФАПЧ имеет в кольце слежения интегратор
(реверсивный счетчик), а значит, обладает астатизмом второго порядка.
Если частота входного сигнала постоянна во времени, то задающее
воздействие на входе системы ЦФАП описывается выражением
C (t )  C (t )   (t ) , (3.10)
 ÇÃ
где  (t )   C 
n Ä - разность частоты входного сигнала и поделенной в nД раз

частоты задающего генератора. Воздействие (3.10) изменяется во времени линейно.

 - 22 -
При таком воздействии в системе с астатизмом второго порядка динамическая
ошибка в установившемся режиме равна нулю, т.е. ДУ = 0.

Оценка флуктуационной составляющей ошибки слежения.

Качество работы системы ФАПЧ, используемой для выделения сигнала на
фоне шумов, во многом определяется величиной флуктуаций фазы опорного
колебания. Чем лучше фильтрация сигнала, тем меньше величина этих флуктуаций.
Для определения дисперсии флуктуаций используется формула

1 2
 2
ÎÏ 
2  S ( ) K 

ÎÏ
( j ) d (3.11)

Но дисперсия флуктуаций определяется прежде всего спектральной

плотностью шумов на входе следящей системы S ( ) (3.11), зависящей от
параметров фильтра. В данной работе фильтр не рассматривается, мы работаем с
уже отфильтрованным сигналом. Поэтому будет справедливо предположение, что
ошибка, вносимая дисперсией флуктуаций фазы, существенно меньше ошибки,
вносимой шумами квантования, и ею можно пренебречь.

3. Память системы ЦФАПЧ.

Под памятью системы понимают ее свойство сохранять режим слежения при
пропаданиях на некоторое время входного сигнала. Память следящей системы
зависит от структуры фильтра, включенного в контур автоподстройки. При этом
системы с астатизмом второго порядка обладают памятью по положению и по
скорости изменения входного сигнала. Как отмечалось в пункте 2, задающее
воздействие на входе системы линейно изменяется во времени, если частота
входного сигнала постоянна. Именно поэтому необходимо, чтобы система обладала
памятью по скорости изменения входного сигнала.
Влияние использования реверсивного счетчика на память системы можно
пояснить следующим образом. При постоянной расстройке ∆ω на выходе счетчика в
установившемся режиме формируется такое число, при котором частота
управляющих импульсов с выхода ПКЧ близка к ∆ω/2π.

FДОП = ∆ω/2π (3.12)

 - 23 -

Под действием этих управляющих импульсов, поданных на УДВ, частота

выходного колебания устанавливается близкой к частоте входного сигнала. При
пропадании сигнала исчезает управляющее напряжение на входе счетчика, но
записанное в нем число сохраняется. Формирование управляющих импульсов с
частотой FДОП продолжается и частота поддерживается.
Равенство (3.12) в установившемся режиме выполняется с точностью до
величины шага ∆F в ПКЧ. Неточное выполнение этого равенства приводит к
ухудшению памяти системы. Поэтому чем меньше величина этого шага, тем
большим временем памяти обладает система.
Дополнительно можно заметить, что неточность выполнения равенства (3.12)
в режиме слежения при наличии входного сигнала не проявляется, так как
компенсируется поступлением управляющих импульсов с ДУУ.

4. Полоса захвата системы.

При включении системы в ней происходит процесс «подтягивания» частоты
опорных колебаний к частоте входного сигнала и сближение фаз этих колебаний.
Важным параметром ФАП является величина полосы захвата. Под полосой
захвата понимают диапазон первоначальных расстроек частоты входного сигнала, в
пределах которого при включении системы в ней устанавливается синхронный
режим. В синхронном режиме частоты входного сигнала и опорного колебания
равны друг другу. При этом синхронный режим (с точностью до флуктуаций,
обусловленных дискретным изменением фазы опорного колебания) устанавливается
при любых расстройках частоты сигнал в пределах полосы синхронизма системы.
Так как в цепи слежения стоит интегратор (реверсивный счетчик), то полоса захвата
данной системы равна ее полосе синхронизма.

5. Время вхождения в синхронизм.

 - 24 -
Длительность установления в системе синхронного режима тем больше, чем
больше первоначальная разность частот ∆ω входного сигнала и опорного колебания
и чем больше инерционность системы. Инерционность возрастает при увеличении
коэффициента деления nД, при увеличении nУ, а также при уменьшении шага ∆F
преобразователя код-частота. При разработке конкретного устройства необходимо
найти компромисс между требованиями, предъявляемыми ко времени вхождения в
синхронизм и полосой синхронизма и памятью системы.

На данном этапе завершено проектирование одного из блоков

рассматриваемой системы. Мы получили систему ФАПЧ, на выходе которой
имеется двойная частота бит. Теперь необходимо по двойной частоте восстановить
одинарную, что будет сделано с помощью делителя и схемы исключения обратной
работы.
Спроектированная система ФАПЧ по всем параметрам удовлетворяет
техническому заданию, что подтверждено теоретическими расчетами.
 - 25 -
3.3. Схема исключения обратной работы

Принцип исключения обратной работы основано на разной плотности

переходов кода «манчестер» на границах символа и в его середине (в середине
символа переход есть всегда, а на границе в случае смены символа переход
отсутствует).
Блок-схема устройства исключения обратной работы представлена на рис.
3.20. На ее вход поступает сигнал с выхода системы ФАПЧ, который представляет
собой удвоенную частоту бит, поскольку мы работаем с манчестером. Этот сигнал
подается на делитель частоты, но, поскольку счетчик может начать работать с
любого фронта импульса, возможен как прямой, так и инверсный сигнал. Для
устранения этого эффекта по входному сигналу определяются границы символов, и
по ним определяется истинная частота бит.

Рис. 3.20. Структурная схема блока исключения обратной работы.

Принципиальная схема изображена на рис. 3.21.

Рис. 3.21. Принципиальная схема блока исключения обратной работы.

 - 26 -
Из двойной частоты бит 2Fbit посредством D-триггера и инвертора
формируется сигнал Fbit. Далее оба эти сигнала поступают на второй D-триггер, где
Fbit сдвигается таким образом, чтобы переходы импульсов входного сигнала стояли
в середине положительных и отрицательных импульсов Fbit.Этот сигнал подается
на управление направлением счета реверсивного счетчика РС. Если фаза Fbit верна,
счетчик считает в область положительных значений и сигнал Fbit подается на выход
схемы, если же неверна, сигнал подается на инвертор, а с него – на выход.
Также из полученных ранее сигналов формируется и clk_en счетчика для
обеспечения его корректной работы.
Временные диаграммы, поясняющие работу схемы, представлены на рис. 3.22

Рис. 3.22. Временные диаграммы, поясняющие работу блока исключения обратной работы.

Истинная частота бит получена. Следующим этапом разработки является

построение цифрового интегратора со сбросом.
 - 27 -

3.4. Цифровой интегратор со сбросом

Интегратор со сбросом необходим для восстановления исходного кода по

манчестеру. Он представляет собой реверсивный счетчик, который делает несколько
отсчетов за период символа, причем, если в момент опроса сигнал равен 1, значение
счетчика увеличивается, а если 0, то уменьшается. В конце символа интегратор
опрашивается и в зависимости от его значения принимается решение, 0 или 1. После
этого интегратор сбрасывается в середину и начинает опрашивать новый символ.
Схема интегратора представлена на рис. 3.23

Рис. 3.23. Принципиальная схема цифрового интегратора со сбросом.

В данном случае схема состоит из трех блоков. Первый из них формирует из

частоты бит стробы, по которым будет в дальнейшем работать интегратор. Второй
блок формирует сигналы, по которым происходит опрос символа. Для этого со
счетчика на 125, используемого в делителе частоты, берется сигнал переноса. Это
значит, что каждый символ входного сигнала опрашивается 20 раз. (Один импульс,
который приходится на переход, т.е. смену уровня, мы вычеркиваем, так что
опрашивается символ 19 раз). По этим сигналам происходит работа счетчика.
 - 28 -

По сигналу Fbit_str счетчик устанавливается в середину и начинает

опрашивать символы входной кодовой последовательности. Направление счета
определяется по значению входного сигнала. В этом случае старший разряд
счетчика будет формировать восстановленный последовательный код.
Временные диаграммы, поясняющие работу интегратора, представлены на
рис. 3.24

Рис. 3.24. Временные диаграммы, поясняющие работу цифрового интегратора со сбросом.

На данном этапе полностью завершено построение системы приема и

обработки сигнала. На выходе устройства получены частота бит и
последовательный код команд. Для завершения работы необходимо спроектировать
схему формирования сигнала синхронного приема.
 - 29 -

3.5. Схема формирования сигнала синхронного приема

Назначение схемы формирования сигнала синхронного приема заключается в

создании строба, в который должна попасть граница символа, если установился
режим синхронного приема. В этом случае на выход выдается постоянный сигнал
единичного уровня.
Критерием синхронного приема является попадание переходов входного кода
в заданную область вблизи границ тактов 2Fbit.Это свидетельствует о том, что
установился режим слежения ФАПЧ.
Принципиальная схема устройства и диаграммы сигналов изображены на рис.
3.25 и 3.26.

Рис. 3.25. Принципиальная схема блока формирования сигнала синхронного приема.

 - 30 -

Рис. 3.26. Временные диаграммы, поясняющие работу блока формирования сигнала синхронного
приема.

Получена схема формирования сигнала синхронного приема. На этом этапе

техническое задание полностью выполнено, однако необходимо рассмотреть
имитатор, который заменяет источник сигнала при отладке программы, а также дать
краткие сведения о работе в пакете САПР MAX+PLUS II.
 - 31 -

4. ИМИТАТОР

Поскольку необходимо проверять работу системы, был сделан имитатор

входного сигнала, подающий на вход системы ФАПЧ код типа манчестер. Кроме
того, для оценки работоспособности схемы в имитатор были введены 2 вида помех:
 Начальное частотное рассогласование.
 Шумовая фазовая ошибка.

Блок-схема имитатора представлена на рис.4.1

Рис. 4.1. Структурная схема имитатора.

На рис. 4.2 изображена принципиальная схема имитатора с включенным

начальным частотным рассогласованием:
Вход имитатора – clk – представляет собой частоту кварцевого генератора.
Код в нашем случае формируется произвольной константой, выбранной так,
чтобы число, представленное в двоичной форме, содержало как переходы 0-1 и 1-0,
так и повторяющиеся подряд символы 1-1 и 0-0. Взято число 156 D (10011100B).
Мультиплексор MUX_CONST формирует из поданных сигналов 0 и 1
последовательный код.
Счетчики формируют из частоты кварца частоту бит Fbit_im и управляющий
сигнал мультиплексора MUX_CONST out[2..0]. Сигнал out2 определяет границы
слова (байта) и выдается на выход в качестве сигнала внешней синхронизации для
осциллографа.
 - 32 -

сlk = 10 МГц – частота кварцевого генератора

10 МГц : 625 : 16 = 1 МГц – частота бит Fbit_im
1 МГц : 8 = 125 кГц – частота слов (байт) out2
Манчестерский код формируется из последовательного кода с выхода
мультиплексора code и частоты Fbit_im посредством элемента XOR, D-триггер
устраняет эффект гонок.
Схема внесения частотного рассогласования представляет собой
дополнительный счетчик, старший разряд которого формирует некоторую частоту, с
которой вносится расстройка. Величина рассогласования определяется таким
образом:
out4 = 10 МГц : 625 : 16 : 32 = 31,25 Гц – частота внесения расстройки
ts 4 31.25
   3  10 6
clk 10 7

В данном случае начальное частотное рассогласование невелико, поскольку

отладка происходила при включении обеих помех. На самом деле граница захвата и
удержания сигнала наблюдается при подаче вместо out4 сигнала cout_10, что
обеспечивает расстройку
cout _ 10 10 3
  7  10  4
clk 10

Шумовая фазовая ошибка формируется следующим образом: манчестер

подается на регистр сдвига, на выходе которого формируется параллельный код.
Параллельный регистр обеспечивает сигнал управления мультиплексором
MUX_MANCH, обеспечивая случайный выбор положения границ символов.
Максимальная сдвижка обеспечивается разрядностью счетчиков и в нашем случае
составляет:
64
Tñä   32  0,2 мс
10 7
 - 33 -

Рис. 4.2. Принципиальная схема имитатора.

На рис. 4.3 представлены временные диаграммы, поясняющие работу

устройства.

Рис. 4.3. Временные диаграммы, поясняющие работу имитатора.

 - 34 -

5. РАЗЛИЧИЯ МЕЖДУ РАБОЧЕЙ ВЕРСИЕЙ И МОДЕЛЬЮ

В процессе разработки блока приема были созданы две версии проекта:

 Рабочая версия, имеющая расчетные значения модулей счета счетчиков,
рассчитанная на кварц с тактовой частотой 10 МГц
 Модель, отличающаяся меньшими значениями модулей счета, но
сохраняющая все частотные соотношения, необходимые для работы системы.
Такие меры приняты потому, что для работы с реальными частотами,
особенно для построения временных диаграмм на компьютере, необходимы
существенно большие системные ресурсы, чем для работы с моделью. Поэтому в
работе все представленные эпюры взяты из модельной версии.
Рабочая версия предназначается для программирования ПЛИС и отладки
программы на осциллографе, а также для дальнейшего использования.
 - 35 -

6. РАБОТА В ПАКЕТЕ MAX+PLUS II 10.2 BASELINE

Современная элементная база предполагает использование новых технологий

и современных средств проектирования. Фирма ALTERA предлагает систему
автоматизированного проектирования для разработки устройств на ее элементной
базе.
САПР MAX+Plus II представляет собой архитектурно-независимую среду
проектирования, которая легко приспосабливается к конкретным проектным
требованиям и может работать на различных компьютерных платформах.
MAX+Plus II предоставляет полный спектр возможностей для проектирования
цифрового устройства: различные способы ввода проекта, логический синтез,
компиляцию с заданными параметрами, функциональное и временное
моделирование, автоматическое определение ошибок, программирование и
верификацию микросхем.
 - 36 -

6.1. Этапы проектирования

На рисунке 6.1 изображена типичная процедура проектирования в рамках

пакета MAX+Рlus II.
Типичная процедура проектирования в рамках пакета MAX+plus II
 - 37 -
Техническое задание представляет собой набор исходных
Техническое задание данных и требуемые характеристики проектируемого
устройства

Концептуальный синтез включает в себя построение

Концептуальный синтез примерной структурной схемы, принципа работы и эскиза
принципиальной схемы

Ввод в САПР - это построение принципиальной схемы при

Ввод в САПР помощи программных средств и отображение схемы в
графическом либо текстовом виде

Компиляция - это процесс извлечения информации,

определяющей иерархические связи между файлами
проектов и проверка на основные ошибки при его вводе.
Компиляция Производится логическая обработка проекта и синзет
устройства в базисе библиотеки моделей. Если компилятор
выдает сообщение об ошибках, следует вернуться на этап
ввода проекта либо пересмотреть концепцию устройства.

Неверно

Верно Функциональное моделирование представляет собой

создание карты всего проекта. Все файлы объединяются в
базу данных, которая может быть эффективно обработана.
Функциональное моделирование Также выполняется теоретическая верификация проекта,
которая позволяет оценить работоспособность устройства.
При ошибках на данном этапе проектирования следует
поступить аналогично исправлению ошибок при компиляции.

Неверно

Верно

Временное моделирование позволяет проанализировать

Временное моделирование временные характеристики устройства

Неверно

Верно

Конфигурирование Позволяет программировать микросхемы

Физическое моделирование позволяет реально оценить

работу устройства. При успешном завершении физического
Физическое моделирование моделировнаия устройство готово к установке в систему,
иначе необходимо повторить всю процедуру проектирования
заново.

Неверно

Верно

Установка в систему

Рис. 6.1. Этапы проектирования в в рамках пакета MAX+plus II

6.2. Возможности программы

Рассматриваемый САПР является интерактивным самодостаточным пакетом,

позволяющим выполнить все необходимые действия при разработке цифровых
устройств, а именно:
1) ввод проекта;
 - 38 -
2) компиляция;
3) верификация (проверка правильности и отладка);
4) программирование (конфигурирование) ПЛИС.
Ввод схем или проекта целиком может быть осуществлен в следующих
формах:
 Графический ввод - с помощью графического редактора (Graphic Editor) в
виде схем в условных графических изображениях: логических элементов,
триггеров, счетчиков и других схем, в том числе создаваемых разработчиком.
 Текстовый ввод - с помощью текстового редактора (Text Editor) на следующих
языках:
o AHDL (Altera Hardware Description Language) - язык описания
аппаратуры AHDL разработан фирмой Altera и предназначен для
описания комбинационных и последовательностных логических
устройств, групповых операций, цифровых автоматов (state machine) и
таблиц истинности с учетом архитектурных особенностей ПЛИС фирмы
Altera.
o VHDL (The Very Hardware Description) - один из наиболее
универсальных языков описания аппаратуры, первый стандарт которого
был разработан с 1983 по 1987 год при спонсорстве министерства
обороны США. На этом языке возможно как поведенческое, так
структурное и потоковое описание цифровых схем.
o Verilog HDL (Verilog Hardware Description Language) – язык описания
аппаратуры, аналог VHDL.

 Ввод с помощью временных диаграмм - с помощью редактора временных

диаграмм (Waveform Editor) в котором задаются временные диаграммы
входных воздействий и необходимые выходные сигналы.
 - 39 -
 Другие возможности ввода проектов - импорт проектов выполненных в
других системах проектирования, таких как OrCAD, Sinopsys, Viewlogic и
другие.
При вводе проекта можно использовать различные библиотеки:
 Библиотека примитивов (primitives), содержащая простейшие устройства:
входы; выходы; логические элементы И, ИЛИ, НЕ, И-НЕ, ИЛИ-НЕ,
ИСКЛЮЧАЮЩЕЕ ИЛИ и т.д.; триггеры RS, D, Т, JK; буферы и другие
вспомогательные элементы.
 Макрофункции (old-style macrofunctions). В эту библиотеку входят всеЦИС
54(133) и 74(155) серий цифровых интегральных схем средней степени
интеграции и некоторые другие устройства.
 Мегафункции/параметризуемые функции (megafimctions/LPM - Library of
Parameterized Modules). Это так называемые параметризуемые функции,
описывающие разнообразные цифровые устройства и системы. В их число
входят относительно простые устройства (мультиплексоры, счетчики,
арифметические сумматоры, перемножители и т.п.) и чрезвычайно сложные
системы (цифровой сигнальный процессор, процессор быстрого
преобразования Фурье и т.д.). В отличие от макрофункций мегафункции
позволяют задавать параметры таких устройств, например, разрядность
счетчиков, порядок цифровых фильтров и т.п.
 Библиотека пользователя создается разработчиком с использованием любой
из вышеназванных библиотек.
Проект может быть иерархическим, т.е. может содержать большое количество
различных схем (модулей), вводимых в различных редакторах и соединенных в
главном (головном) файле.
Компиляция проекта осуществляется компилятором САПР. Компилятор
выполняет основное количество операций по разработке проекта: проводит
проверку правильности ввода по определенным правилам; создает список
соединений проек-
 - 40 -
та; убирает иерархию, включает библиотеки, подготавливает данные для
логического синтеза; осуществляет минимизацию функций, декомпозицию (в
зависимости от семейства ПЛИС), преобразует в форму удобную для разводки: при
необходимости разбивает проект по нескольким ПЛИС; размещает проект в
выбранной ПЛИС; создает базу задержек проекта для моделирования; создает файл
рапорта и файлы конфигурирования ПЛИС.
Верификацию проекта осуществляет моделировщик (Simulator). Позволяет
проводить моделирование в одном из двух режимов: функциональное
моделирование (Functional Simulation) — компиляция проводится по простой схеме
без временных задержек; временное моделирование (Timing Simulation) — более
полная проверка с полным циклом компиляции и учетом временных задержек.
Средства программирования ПЛИС (Programmer). Позволяет выбрать тип
аппаратного обеспечения — BitBlaster, BytBlasterMV, MasterBlaster и совместно с
программатором осуществляет конфигурирование или реконфигурирование ПЛИС
или ПЗУ конфигурирования.

6.3. Программирование ПЛИС.

Устройство ByteBlaster служит для загрузки конфигурации в ПЛИС Altera

через параллельный порт персонального компьютера (см. рис. 6.2). Также с его
помощью можно программировать конфигурационные ПЗУ семейства EP2

Рис. 6.2. ByteBlaster

 - 41 -
Компилятор пакета MAX+PLUSII генерирует объектный файл *.sof для
конфигурирования ПЛИС, или объектный файл *.pof для программирования
конфигурационных ПЗУ. При открытии окна программатора осуществляется
автоматическая загрузка конфигурационный файл текущего проекта, и с нажатием
кнопки “Program” осуществляется загрузка конфигурации в ПЛИС или
программирование ПЗУ.

6.4. Результаты эксперимента и их проверка

Когда ПЛИС запрограммирована, можно увидеть работу схемы в реальном

времени, подключив к соответствующим входам источники сигналов, а к выходам –
осциллограф или компьютер. Компьютер используется, если необходимо проверить
процесс обмена между платой с ПЛИС и программой, обеспечивающей этот обмен.
В нашем случае для проверки работоспособности схемы используется двулучевой
осциллограф, позволяющий наблюдать одновременно два сигнала, например,
входной и выходной код, или частоту бит и код.
Поскольку в данной работе используются довольно высокие частоты, не все
сигналы хорошо просматриваются на экране осциллографа, но основные из них
позволяют оценить важнейшие соотношения и параметры, например, длительность
периода частоты бит и двойной частоты бит, правильность восстановления
символов, правильность нахождения символов.
Меняя в схеме имитатора параметры расстройки, можно наблюдать, как
меняются выходные сигналы, что позволяет оценить полосу синхронизма, время
вхождения в синхронизм.
В видеофайлах, представленных в презентации, изображено вхождение
системы в режим синхронизма в реальном времени. Этот процесс рассмотрен для
трех случаев:
 Включены все виды помех в имитаторе, выходными сигналами для
осциллографа являются частота бит и манчестер.
 В имитаторе отключена схема формирования шумовой фазовой ошибки,
выходными сигналами для осциллографа являются также частота бит и
 - 42 -
манчестер. Можно наблюдать, как сильно сокращается время вхождения в
синхронизм.
 В имитаторе включены все виды помех, выходными сигналами для
осциллографа являются частота бит и последовательный код команд.

На рисунках 6.3 – 6.5 представлены кадры из видеофайлов, соответствующие

всем трем случаям.

Рис. 6.3. Частота бит и манчестер Рис. 6.4. Частота бит и манчестер
с включенными помехами. с выключенной схемой формирования
шумовой фазовой ошибки.

Рис. 6.5. Частота бит и выходная

кодовая последовательность.

7. ОПИСАНИЕ ЭЛЕМЕНТНОЙ БАЗЫ

 - 43 -
Современный этап развития средств электронной и вычислительной техники
характеризуется двумя противоречивыми тенденциями:
 с одной стороны, увеличивается их сложность и ужесточаются требования,
предъявляемые потребителями к быстродействию, надежности,
энергопотреблению, стоимости;
 с другой, их жизненный цикл существенно сокращается.
В связи с этим особое значение приобретает время выхода на рынок с новым
изделием. Следовательно, сроки, устанавливаемые на проведение разработки и
макетирования, становятся все более сжатыми, и это при условии, что требования,
предъявляемые к качеству новых изделий, становятся все более жесткими.
Способом разрешения данного противоречия является использование
новейшей элементной базы и соответствующих средств автоматизации
проектирования, что и проделано в данной работе.
При создании цифровых систем помимо унифицированных устройств,
выпускаемых в виде СБИС массового применения (микропроцессоры, СБИС
памяти, процессоры цифровой обработки сигналов, однокристальные микро-ЭВМ),
требуются специализированные устройства, состав и функции которых
определяются назначением системы.
Подобного рода устройства могут быть созданы на базе микросхем общего
назначения, имеющих средний и малый уровень интеграции. Однако реализация их
в виде единой специализированной СБИС позволяет улучшить основные
общетехнические показатели всей системы в целом: повысить быстродействие и
надежность, уменьшить энергопотребление, габариты, стоимость.
Из всего многообразия специализированных СБИС следует выделить
наиболее подходящую, в нашем случае это СБИС программируемой логики (ПЛ).
СБИС ПЛ является полуфабрикатом для создания специализированной СБИС,
в процессе массового изготовления полностью реализуются как все простейшие
функциональные преобразователи, так и соединения между ними, а также дополни-

тельные программируемые элементы, позволяющие настроить функциональные

преобразователи на выполнение требуемых логических функций и организовать
 - 44 -
между ними необходимые соединения. Допроектирование и специализация, т.е.
настройка программируемых элементов (программирование), СБИС ПЛ могут быть
выполнены на одном рабочем месте, оснащенном персональным компьютером,
соответствующим пакетом прикладных программ и программатором - устройством,
позволяющим осуществлять настройку программируемых элементов.
Подводя итог вышесказанному, можно выделить ряд преимуществ
использования СБИС ПЛ, а именно:
 меньшая стоимость и сложность цикла допроектирования и специализации
СБИС ПЛ;
 возможность внесения изменений в проект на любой стадии проектирования и
изготовления специализированной СБИС;
 возможность перепрограммирования СБИС после ее распайки на плате;
 отсутствие необходимости в сложном технологическом оборудовании.
Все это и делает данную технологию наиболее перспективной на сегодняшний
день.

7.1. Общая структурная схема платы

Плата, использованная в работе как тестовый стенд, представляет собой

многофункциональный блок для отладки обмена между приборами ППУ 1 и УО2
бортового радиокомплекса «Парус». Задача, поставленная в ТЗ, является частью
этого проекта. В состав отладочного блока входят:
 Стабилизатор напряжения ADP3335 на 2,5 В для питания ядра;
 12-ти битный АЦП AD7887;
 Двухканальный приемопередатчик протокола RS-232 ADM1385;
 СБИС ПЛ EP1K30TC144;
 Четыре независимых неинвертирующих буфера в одном корпусе, с
возможностью переключения в третье состояние 74LCX125.
 10-ти битный ЦАП AD5312.

1
ППУ – приемно-передающее устройство.
2
УО – устройство обмена.
 - 45 -
Блок-схема платы представлена на рис. 7.1 , а принципиальная схема в
приложении 2 .
Питание

Стабилизатор
ADP3335 ЦАП
AD5312

Входы - выходы
СБИС ПЛ
Входы - выходы

EP1K30TC144

Буфер
АЦП 74LCX125
AD7887

Byte Blaster
COM - порт

RS-232
FLASH
интерфейс
ROM
ADM1385

Рис. 7.1. Структурная схема платы.

Стоит отметить, что в данной работе была использована лишь небольшая

часть ресурсов данного комплекса.

7.2. Описание микросхемы ЕР1К30ТС144

Микросхема EP1K30TC144 относится к семейству СБИС ПЛ ACEX 1k.

Рассмотрим особенности данного семейства:
 Микросхемы программируемой логики, позволяющие реализовать систему на
кристалле по невысокой цене.
 Высокая логическая емкость. Логический массив позволяет реализовать
цифровые функций общего назначения.
o От 10 000 до 100 000 эквивалентных вентилей.
o До 49,152 бит ОЗУ.
 Программируемая архитектура с низкой стоимостью для крупносерийных
применений.
 Решение по низкой цене для высокопроизводительных приложений.

 Особенности системного уровня:

 - 46 -
o MultiVolt I/O контакты могут управлять или управляться устройствами с
напряжением питания 2.5В, 3.3В или 5.0В.
o Низкое энергопотребление.
o Неограниченное число реконфигурирований от внешних загрузочных ПЗУ,
с помощью контроллера или через JTAG порт.
 Особенности контактов Ввода/Вывода:
o Управление третьим состоянием для каждого контакта.
o Функция открытого коллектора (стока) для каждого контакта
Ввода/Вывода.

Таблица 4.1. Особенности семейства ACEX 1k

EP1K10 EP1K30 EP1K50 EP1K100
Число эквивалентных вентилей 10 000 30 000 50 000 100 000
Объем ОЗУ, бит 12 288 24 576 40 960 49 152
Максимальное число входов, доступное
130 1713 249 333
пользователю

8. ЗАКЛЮЧЕНИЕ

3
В нашем случае использован корпус 144-Pin TQFP, поэтому число доступных пользователю входов – 102.
Вид корпуса см. в приложении 3 .
 - 47 -
В данной работе было спроектировано устройство, отвечающее всем
требованиям технического задания.
Блок приема КПИ содержит в себе все необходимые блоки, позволяющие
получить на выходе и передать в БЦВМ сигналы тактов бит, последовательного
кода команд и сигнал синхронного приема. Допустимое отклонение по частоте
f
выходного сигнала соответствует требованиям и составляет  2  10  4 .
f

В дальнейшем данное устройство нужно усовершенствовать, добавив к уже

имеющимся элементам блок работы по протоколам обмена с компьютером.
Также окончательная версия должна работать на кварце другой частоты,
поскольку имеющийся кварц 10 МГц не предназначен для работы при низких
температурах, возможных в космосе. Для переноса схемы на другую частоту
достаточно поменять модули счета счетчиков, остальные элементы от частоты
кварца не зависят.
В целом спроектированная схема является промежуточным звеном в цепи
разработок для данной задачи, но на своей ступени она является финальным
вариантом, полностью готовым для дальнейшей работы.
Проверка работоспособности схемы была проведена не только с
использованием компьютера и осциллографа, но и с реальным приемником сигнала,
который подает входной код на систему ФАПЧ.

9. ПЕРЕЧЕНЬ ЛИТЕРАТУРЫ
 - 48 -
1. Системы фазовой синхронизации с элементами дискретизации. Под ред. В. В.
Шахгильдяна. Москва. «Радио и связь». 1989
2. Цифровая система фазовой автоподстройки. С. В. Первачев. Москва. МЭИ.
1985
3. Цифровые системы радиоавтоматики. С. В. Первачев, В. М. Чиликин. Москва.
МЭИ. 1999
4. Системы автоматизированного проектирования фирмы ALTERA Max+Plus II
и Quartus II. Краткое описание и самоучитель. Д. А. Комолов, Р. А. Мяльк, А.
А. Зобенко, А. С. Филиппов. Москва. ИП РадиоСофт. 2002
5. Цифровая схемотехника. Учебное пособие. Е. П. Угрюмов. СПб. БХВ-
Петербург. 2002
6. Язык описания цифровых устройств AlteraHDL (Практический курс). Издание
2-е, стереотипное. А.П. Антонов. М.: ИП Радио Софт 2002
7. Обзор элементной базы фирмы ALTERA. Антонов А.П., Мелехин В.Ф.,
Филлипов А.С. СПб.: ИД Fine Street, 1997
8. Архитектура и функционирование ПЛИС. Учебное пособие. Матюшин О.Т.
Москва. МЭИ. 2003
9. www.altera.com – корпорация ALTERA
10.www.efo.ru – фирма “ЭФО” – официальный дистрибьютор корпорации
ALTERA в России
11.www.ahdl-altera.narod.ru – AHDL – цифровой мир программирования и
электроники

10. ПРИЛОЖЕНИЯ
 - 49 -
1. Структурная схема блока приема КПИ
2. Принципиальная электрическая схема платы
3. Вид корпуса микросхемы ЕР1К30ТС144
4. Задание на выполнение бакалаврской работы
- 50 -
- 51 -
 - 52 -

ОГЛАВЛЕНИЕ
Аннотация 2
1. Техническое задание 3
 - 53 -
2. Введение 4
3. Расчет и проектирование блока приема КПИ 7
3.1. Структурная схема и назначение ее элементов 7
3.2. Расчет системы ФАПЧ 8
3.2.1. Описание системы 8
3.2.2. Схема предварительной обработки сигнала 9
3.2.3. Фазовый дискриминатор 11
3.2.4. Дискретное усредняющее устройство 12
3.2.5. Реверсивный счетчик 13
3.2.6. Преобразователь код-частота 14
3.2.7. Устройство добавления-вычитания 16
3.2.8. Делитель частоты 17
3.2.9. Оценка характеристик и параметров системы ФАПЧ 19
3.3. Схема исключения обратной работы 25
3.4. Цифровой интегратор со сбросом 27
3.5. Схема формирования сигнала синхронного приема 29
4. Имитатор 31
5. Различия между рабочей версией и моделью 34
6. Работа в пакете Max+Plus II 10.2 Baseline 35
6.1. Этапы проектирования 36
6.2. Возможности программы 37
6.3. Программирование ПЛИС 39
6.4. Результаты эксперимента и их проверка 40
7. Описание элементной базы 42
7.1. Общая структурная схема платы 43
7.2. Описание микросхемы ЕР1К30ТС144 44
8. Заключение 46
9. Перечень литературы 47
10. Приложения 48
- 54 -