IP ядро DVB-CID демодулятора

Спецификация
 IP ядро DVB-CID демодулятора
IP ядро DVB-CID демодулятора

Информация о релизе

Информация о Название DVB-CID Demodulator IP Core

релизе Версия 1.0

Дата сборки 2014.12

Код заказа ip-dvb-cid-demodulator

Ревизия Спецификации r1620

Назначение IP ядра

Назначение IP Данное IP ядро является полнофункциональным цифровым

ядра DVB-CID демодулятором/детектором/приемником и полностью
совместимо со стандартом:
 ETSI TS 103 129 v1.1.1 (2013-05).
Стоимость и условия лице нзии

Стоимость и Стоимость:
условия  Стоимость нетлиста : 13770 евро;
лицензии  Стоимость исходного кода : 73850 евро;
 +10% к стоимости за нетлисты для каждого дополнительного
семейства ПЛИС;
 Цена доработки под требования клиента - 1000-5000 евро.
Лицензия:
 Нетлист на одно семейство ПЛИС или полный исходный код
(Verilog, SDC/XDC);
 Неограниченная по времени использования;
 Неограниченная по количеству прошитых ПЛИС;
 Без территориальных ограничений;
 Свободная от роялти платежей;
 Бесплатная техническая поддержка на 1 год.
Комплект поставки

Комплект IP ядро DVB-CID демодулятора включает в себя:

поставки  EDIF/NGC/QXP/VQM нетлист для Xilinx Vivado/ISE, Intel (Altera)
Quartus, Lattice Diamond или Microsemi (Actel) Libero SoC;
 Testbench сценарии для проверки IP ядра;
 Примеры проектов для отладочных плат Xilinx, Intel (Altera),
Lattice, Microsemi (Actel).
Структура IP ядра

Структура IP ядра На рисунке 1 показана структурная схема IP ядра DVB-CID

демодулятора.

2
 IP ядро DVB-CID демодулятора

DDC with
Resampler RRC Correlators
Mixer

Blind Search Differential

UW Detector Slicer
and Acquisition Decoder

Descrambler BCH Decoder CRC Check Output FIFO

Рисунок 1. Структурная схема DVB-CID демодулятора

Карта портов

Карта портов На рисунке 2 представлен графический символ, а в таблице 1

дано описание портов IP ядра DVB-CID демодулятора.
iclk odat
idati odet
idatq ofail
ifreq osync
irst oval
isample
ival

Рисунок 2. Карта портов DVB-CID демодулятора

Таблица 1. Описание портов DVB-CID демодулятора

Порт Разрядность Описание

iclk 1 Системная тактовая частота.

IP ядро работает по
переднему фронту iclk.

idati 8 Комплексный IQ вход

idatq демодулятора в основной
полосе частот или на
промежуточной частоте.

ifreq 32 Значение входной

промежуточной частоты.

irst 1 IP ядро сбрасывается

синхронно, когда irst
устанавливается в
логическую единицу.

isample 32 Управление коэффициентом

децимации

ival 1 Валидность входных данных.

3
 IP ядро DVB-CID демодулятора

odat 1 Декодированная
информация.

odet 1 Индикатор захвата сигнала.

ofail 1 Ошибка декодирования

информации.

osync 1 Синхронизация кодовых слов

по синхробайту.

oval 1 Валидность выходных

данных.

Параметры IP ядра

Параметры IP Доступные для изменения параметры IP ядра DVB-CID

ядра демодулятора представлены в таблице 2:

Таблица 2. Описание параметров IP ядра DVB-CID демодулятора

Параметр Описание

Нет доступных параметров для изменения

4
 Описание IP ядра
Описание IP ядра

Скорость работы и занимаемый ресурс

Скорость работы Приведенные результаты измерения были получены в

и занимаемый автоматическом режиме с использованием стандартных
настроек логического синтезатора и трассировщика ПЛИС для
ресурс проекта, поставляемого вместе с IP ядром. IP ядро полностью
поддерживает все семейства ПЛИС Xilinx и Altera, включая
Spartan, Zynq, Artix, Kintex, Virtex, Cyclone, Arria, MAX, Stratix.
В таблице 3 приведены результаты измерений IP ядра DVB-CID
демодулятора.

Таблица 3. Производительность DVB-CID демодулятора

Параметры Тип микросхемы ПЛИС

IP ядра
Ресурс Speed grade, максимальная частота работы

Altera Cyclone V 5CEFA7

36585 ALMs (81%) -8, Fmax -7, Fmax -6, Fmax

351 M10K RAM blocks (51%)
66 DSP (18x18) (43%) 150.0 MHz 169.0 MHz 193.0 MHz

Xilinx Virtex-7 XC7VX330T

18522 Slices (37%) -1, Fmax -2, Fmax -3, Fmax

270 18K RAM blocks (19%)
66 DSP (18x18) (6%) 254.0 MHz 310.0 MHz 323.0 MHz

Описание интерфейса IP ядра

Описание IP ядро требует дополнительный CPU сопроцессор для контроля

интерфейса IP параметров "слепого" поиска сигнала. Схема подключения IP
ядра DVB-CID Демодулятора к CPU сопроцессору показана на
ядра рисунке 3.

FPGA Host PC
Interfering Carriers CID
DVB-CID CPU Coprocessor Message
with DVB-CID Identifiers Demodulator and FPGA control 2x61 bits

Рисунок 3. Схема подключения IP ядра к CPU сопроцессору.

На рисунке 4 приведен пример временной диаграммы для

входного интерфейса.

5
 Описание IP ядра

iclk

idati D0 D1 D2 D3 D4

idatq D0 D1 D2 D3 D4

ival

Рисунок 4. Временные диаграммы входного интерфейса IP

ядра.
На рисунке 5 приведен пример временной диаграммы для
выходного интерфейса.

iclk

odat D0 D1 D2 D3 D4

odet

ofail

osync

oval

Рисунок 5. Временные диаграммы выходного интерфейса IP

ядра.

6
 Контактная информация
Контактная информация

Обновление и техническая поддерж ка

Обновление и Бесплатная техническая поддержка осуществляется в течение

техническая 1 года и включает в себя консультации через телефон, E-mail и
Skype. Максимальный срок обработки запроса о технической
поддержка поддержке - 1 рабочий день.
Для получения актуальной информации об IP ядре посетите
страницу
https://www.iprium.ru/ipcores/id/dvb-cid-demodulator/
Обратная связь

Обратная связь ООО "Иприум"

634029, Томск, пр. Фрунзе, 20, офис 427

Тел.: +7(3822)256412
E-mail: info@iprium.ru

Skype: fpgahelp
website: https://www.iprium.ru/contacts/
История изменений

История Версия Дата Изменения

изменений 1.0 2014.12.02 Официальный релиз