Вы находитесь на странице: 1из 23

ЦИФРОВА СХЕМОТЕХНИКА

ЛЕКЦИЯ #3

1
Цифрова схемотехника, спец. КСТ, ФКСУ, 2012-2013 уч.год.

Диодни ограничители
 Елементи с нелинейна ВАХ;
 Несиметрична пропускливост в двете посоки АК;
 Високо съпротивление в обратна посока;
 Удобни за изграждане на пасивни ограничители на сигнали.

За приблизителен
iD числен анализ:
UOTП =0.6V
Е0=0.7V
IS =0

UOБР/ПР
IS UOTП Е0 uD

ВАХ на полупроводников диод

2
Цифрова схемотехника, спец. КСТ, ФКСУ, 2012-2013 уч.год.

Диодни ограничители
ЕДНОСТРАННИ
 От последователен тип
 От долу (а) 
 От горе (б) uo
EОП=0

D
а) t
EОП>0
б) R
ui uo t
EОП EОП<0

3
Цифрова схемотехника, спец. КСТ, ФКСУ, 2012-2013 уч.год.

Диодни ограничители
ЕДНОСТРАННИ
 От паралелен тип
 От горе (а)  uo
 От долу (б)
EОП=0 t

D
а) б) EОП>0 t
ui
uo
EОП
t
EОП<0

4
Цифрова схемотехника, спец. КСТ, ФКСУ, 2012-2013 уч.год.

Диодни ограничители
ДВУСТРАННИ: (а) от последователен тип; (б) от паралелен тип

D1 D2
R

R R D1 D2
ui
ui uo uo
- + + -
+ - - +
EОП1 EОП2 EОП1 EОП2

а) б)
uo
EОП2

EОП1 t

5
Цифрова схемотехника, спец. КСТ, ФКСУ, 2012-2013 уч.год.

Линейни формиращи вериги


(интегриращи/диференциращи) с включени
ограничителни диоди - примери

 Диференцираща верига с едностранен диоден ограничител от


последователен тип

ui
D C

t
ui R uo uo

6
Цифрова схемотехника, спец. КСТ, ФКСУ, 2012-2013 уч.год.

Линейни формиращи
(интегриращи/диференциращи) вериги с
включени ограничителни диоди - примери

 Интегрираща верига с едностранен диоден ограничител от


последователен тип
Заряд на кондензатора по
веригата u1  R  C  маса Разряд на кондензатора по
D (rd ) 1=RC веригата C r  вх.изт. u  маса
d i
ui 2= rd C
UM

ui R
C uo uo
UM t

2 <<1 t

7
Цифрова схемотехника, спец. КСТ, ФКСУ, 2012-2013 уч.год.

Примери: диодни ограничители в пасивни формиращи вериги (PSPICE симулации)


R1 D1

1k D1N1190

R2

V1 = 0 V1 2k
V2 = 5 V V
TD = 0 C1
TR = 0
TF = 0 10n
PW = 50u
PER = 100u 0 0
5.0V

4.0V

3.0V

2.0V

1.0V

0V
0s 20us 40us 60us 80us 100us 120us 140us 160us
V(R1:1) V(D1:2)
Time 8
Цифрова схемотехника, спец. КСТ, ФКСУ, 2012-2013 уч.год.

Примери: диодни ограничители в пасивни формиращи вериги (PSPICE симулации)


Rs D1

0.1k
D1N1190

R2

V2 1k
V V
C1
10n

0 0
6.0V

4.0V

2.0V

0V

-2.0V

-4.0V

-6.0V
0s 20us 40us 60us 80us 100us 120us 140us 160us
V(Rs:1) V(R2:2)
Time 9
Цифрова схемотехника, спец. КСТ, ФКСУ, 2012-2013 уч.год.

MOS схемотехника. Логически схеми


 MOS инвертор с линеен товар
линеен режим насищане
iD
[A]
VDD
100
B uGS=2.5V
iD RT

uо=uDS 50 uGS=2.0V
ui=uGS
T uGS=1.5V
0 A
0 1 2 3 4 5 uDS [V]
U1=VDD U0оut U1оut=VDD
U0= uDS= VDD  iDRT

10
Цифрова схемотехника, спец. КСТ, ФКСУ, 2012-2013 уч.год.

MOS схемотехника. Инвертор с линеен товар


 MOS инвертор с линеен товар – модел, ПХ, логическа нула

VDD uo
H
VDD TH
RT

uo=U0
ui=U1

T
Ron
N

L
U0
T

R on VDD 0 V

DD ui
U 0
 VDD 
R on  R T 1  R T / R on
out

u 1 RT=(VDDU0оut)/iD
Ron  DS 
iD KN.(W/L).( uGS  VTN  uDS / 2)
11
Цифрова схемотехника, спец. КСТ, ФКСУ, 2012-2013 уч.год.

MOS схемотехника. Инвертор с линеен товар


 MOS инвертор с линеен товар – числен анализ:
за т.TН (и на дясно)  uDS>uGSVT
VDD
iD  (KN/2).(ui  VTN )2 - в насищане
RT KN  KN (W/L)

ui=U1
uo=U0 uo  VDD  R T (K N /2).( ui  VTN ) 2
duo/d ui =-1 
ui=VTN +1/(KNRT), uо =VDD 1/(2KNRT)
Ron
за т.TL (и на ляво)  uDS<uGSVT
iD  KN.(ui  VTN  uo / 2).uo - в линеен режим
uo  VDD  RTKN.(ui  VTN  uo / 2).uo
uo / 2  uo (ui  VTN  1 / R T K N )  VDD/R T K N  0
2

duo/dui=-1  ui =VTN 1/(KNR)+1.63[VDD/(KNR)]1/2 , uо =[2VDD/(3KNR)]1/2

12
Цифрова схемотехника, спец. КСТ, ФКСУ, 2012-2013 уч.год.

MOS схемотехника. Логически схеми


 MOS инвертор с линеен товар – ПХ при различни RT

uo ρ.L
RT 
d.W
RT > RT Примерни типови
стойности:
=0.001.cm – листово съпротивление
d=1m – дебелина на резистивния слой
U0
U0 RT=50K W/L=1/5000
0 ui
 RT - твърде голяма площ: неподходящо за VLSI приложения
(обикновен планарен процес);
 При използване на високомна дифузия за формиране на RT ()
 приемливи стойности за площта на резистора
/съизмерими с тази на транзистора/.

13
Цифрова схемотехника, спец. КСТ, ФКСУ, 2012-2013 уч.год.

MOS схемотехника. Логически схеми


 MOS инвертори с нелинеен товар – нефункционални структури

VDD VDD

TL TL
uо uGS=0 uо
uGS0

ui TА ui TА

14
Цифрова схемотехника, спец. КСТ, ФКСУ, 2012-2013 уч.год.

MOS схемотехника. Логически схеми


 MOS инвертори с нелинеен товар – практически функционални
структури

VDD VDD VDD

TL ЕG TL TL
uо uо uо
uGS=uDS ЕG>VDD
ui TА ui TА ui TА

а) б) в)
а) с наситен TL б) TL в линеен режим, в) с вграден канал

15
Цифрова схемотехника, спец. КСТ, ФКСУ, 2012-2013 уч.год.

MOS схемотехника. Логически схеми


 MOS инвертори с наситен товарен транзистор

VDD
TL u SB VDD ui
uo D G S
D G S
uо =U1

ui=U0 CT n+ n+ n+ n+
TА TL TA
p подложка
UB=0
За товарния транзистор при uout=U1out :
uGS=VDD U1=VTN  U1= VDD –VTN (намалена стойност на логическата единица – недостатък !)

За активния транзистор при uout=U0out :

iD  K N (W/L) A (uGS  VTN  uDS / 2).uDS  K N (W/L) A (U1  VTN  U0 out / 2).U0 out

16
Цифрова схемотехника, спец. КСТ, ФКСУ, 2012-2013 уч.год.

MOS схемотехника. Логически схеми


 MOS инвертори с наситен товарен транзистор – влияние на
преднапрежението на подложката, ПХ

uo


VTN  VTN0  γN uSB  2T  2T  VDD
U1

 
U1(USBL0)  VDD  VTN0  γN U1  2T  2T 
! Допълнително намаляване на U1out поради
по-високото VTN (USB≠0) U0
0 VTN ui

17
Цифрова схемотехника, спец. КСТ, ФКСУ, 2012-2013 уч.год.

MOS схемотехника. Логически схеми


 MOS инвертори с товарен транзистор в линеен режим

VDD
EG  VDD +VT
ЕG TL
За товарния транзистор е в сила: uGSuDS
(ЕG>VDD) uо
uGS = EG - uо  VDD - uо

ui TА

- U1=VDD  предимство!
- uGS към TL e високо  относително малка площ на товарния транзистор;

- необходимост от допълнителен захранващ източник ЕG – недостатък!

18
Цифрова схемотехника, спец. КСТ, ФКСУ, 2012-2013 уч.год.

MOS схемотехника. Логически схеми


 MOS инвертор с товарен транзистор в режим на обедняване
(токостабилизиращ товар) (VTNL<0)
uDS  uGS -VTNL  uDS  -VTNL (uGS=0) - в насищане iD  (KN/2)(W/L)L (VTNL )2  const
като източник на ток в MOS ИС
uo U1=V
VDD DD
U1=VDD
TL

ui TА
U0

0 ui

19
Цифрова схемотехника, спец. КСТ, ФКСУ, 2012-2013 уч.год.

Логически схеми с MOS транзистори


 Базова логическа ИЛИ-НЕ схема

VDD
RT x1 x2 Y  x1  x 2
Y  x1  x 2
0 0 1
x1 x2 0 1 0
Т1 Т2 1 0 0
1 1 0

Некритична по отношение броя n на


включените в паралел транзистори (логически входове)

20
Цифрова схемотехника, спец. КСТ, ФКСУ, 2012-2013 уч.год.

Логически схеми с MOS транзистори


 Базова логическа И-НЕ схема

VDD
RT
Y  x1.x 2
x1 x2 Y  x1.x 2
x2 0 0 1
Т2
0 1 1
x1 1 0 1
Т1 1 1 0

! Критична по отношение броя n на включените


серийно транзистори (логически входове)  nmax3-4

21
Цифрова схемотехника, спец. КСТ, ФКСУ, 2012-2013 уч.год.

Логически схеми с MOS транзистори


 Многовходови МОS логически схеми

VDD
RT

x1 Y  x1.x 2 ( x 3  x 4  x 5  x 6 )
Т1

x2
Т2

x3 x4 x5 x6
Т3 Т4 Т5 Т6

Оценка на “най-лошите” пътища – определяне W/L на транзисторите

22
Цифрова схемотехника, спец. КСТ, ФКСУ, 2012-2013 уч.год.

Логически схеми с MOS транзистори


 Оценка на токовите пътища при многовходови МОS ЛС. Преоразмеряване
хоризонталната геометрия (W/L) на транзисторите. Пример:
VDD
RT
Y  x1.x 2 .x 3  x 4  x 5 x 6
x1
Т1
3SN
x2 x5
Т2 Т5
3SN 2SN

x3 x4 x6
Т3 Т4 Т6
3SN SN 2SN

“Най-лош” път – токовият път с най-голямо съпротивление между изход и


маса (за NMOS ЛС). За всеки клон се оценява отделно площта на включените
транзистори, така че да се запази минимално закъснението tз10, т.е. да се
запази равно на това на един инвертор.

23

Оценить