Вы находитесь на странице: 1из 88

Цифровые устройства и

микропроцессоры

конспект лекций
СПИСОК ПРИНЯТЫХ СОКРАЩЕНИЙ

А адрес
АШ адресная шина
АЦП аналого-цифровой преобразователь
БВВ (IOB) блок ввода/вывода
БИС большая интегральная схема
БМК базовый матричный кристалл
БЯ базовая ячейка ЗУ
ВУ внешнее устройство
ДНФ дизъюнктивная нормальная форма
ДОЗУ(DRAM) динамическое ОЗУ
ЗУ запоминающее устройство
ЗЭ запоминающий элемент
ИС интегральная схема
КЛБ конфигурируемый логический блок
КМОП комплементарная МОП – структура
КПДП (DMA) контроллер прямого доступа к памяти
КЦ командный цикл
ЛБ логический блок
ЛЗС линия записи – считывания
ЛИЗМОП МОП – структура с лавинной инжекцией заряда
ЛФ логическая функция
ЛЭ логический элемент
МК микроконтроллер
МНОП структура «металл–нитрид–оксид-полупроводник
МОП металл – окисел – полупроводник
МПК микропроцессорный комплект
МПС микропроцессорная система
МЦ машинный цикл
МЭТ многоэмиттерный транзистор
ОЗУ оперативное ЗУ
ОК открытый коллектор
ПБЯ периферийная базовая ячейка
ПДП (DMA) прямой доступ к памяти
ПЗУ (ROM) постоянное ЗУ
ПЗУМ масочное ПЗУ
ПКП (PIC) программируемый контроллер прерываний
ПЛМ (PLA) программируемая логическая матрица
ПМЛ (PAL) программируемая матричная логика
ППА (PPI) программируемый параллельный адаптер
ППВМ (FPGA) программируемая пользователем вентильная
матрица
ППЗУ (PROM) программируемое постоянное ЗУ
ПСА (PCI) программируемый связной адаптер
РОН регистр общего назначения
РПЗУ-УФ (EPROM) репрограммируемое ПЗУ со стиранием данных
ультрафиолетовыми лучами
РПЗУ-ЭС (EEPROM) репрограммируемое ПЗУ c электрическим стира-
нием данных
СБИС сверхбольшая интегральная схема
СДНФ совершенная дизъюнктивная нормальная форма
СОЗУ (SRAM) статическое ОЗУ
ТС третье состояние ЛЭ
ТТЛ транзисторно-транзисторная логика
ТТЛШ ТТЛ с диодами Шотки
УВВ устройство ввода/вывода
УС управляющее слово
ЦАП цифроаналоговый преобразователь
ЦУ цифровое устройство (узел)
ША (AB) шина адреса
ШД (DB) шина данных
ШУ (CB) шина управления
ШФ шинный формирователь
ЭСЛ эмиттерно-связанная логика
ГЛАВА I. ЛОГИЧЕСКИЕ ОСНОВЫ ЦИФРОВОЙ ТЕХНИКИ

1.1. Понятие об алгебре логики

Математический аппарат, описывающий теорию и работу цифровых


устройств, базируется на алгебре логики или булевой алгебре по имени ав-
тора – английского математика Джорджа Буля (1815 – 1864). Джордж Буль
– отец писательницы Этель Буль, широко известной в нашей стране под
псевдонимом Э. Войнич как автор романа "Овод". В 1847 г. Джордж Буль
опубликовал работу "Математический анализ логики", а в 1854 г. – "Ис-
следование законов мышления", в которых изложил основы алгебры логи-
ки. В дальнейшем идеи алгебры логики, получившей наименование буле-
вой алгебры, развивались рядом ученых. Значительный вклад в развитие
булевой алгебры в ХХ веке внесли преподаватель Казанского университета
П.С. Порецкий и профессор Московского университета И.И. Жегалкин.
Впервые на возможность использования алгебры логики для реше-
ния технических задач указал в 1910 году П. Эренфест в рецензии на рус-
ский перевод книги Л. Кутюра "Алгебра логики".
В дальнейшем, однако, идея Эренфеста оказалась забытой. Лишь в
1938 году были выполнены первые исследования по приложениям булевой
алгебры к потребностям релейной техники. Их авторами были в нашей
стране – В.И. Шестаков (диссертация "Некоторые математические методы
конструирования и упрощения двухполюсных электрических схем класса
А"), а в США – Клод Шеннон (статья "Символический анализ электриче-
ских цепей с контактными выключателями").
Внедрение булевой алгебры в практику проектирования релейных
устройств на начальном этапе (40-е годы) обязано усилиям М.А. Гаврило-
ва. Разработка методов приложения булевой алгебры к задачам телемеха-
ники и иллюстрации этих приложений конкретными примерами нашли от-
ражение в его монографии "Теория релейно-контактных схем", опублико-
ванной в 1950г.
В 50-х годах основным источником новых задач теории логического
проектирования переключательных устройств стали потребности рацио-
нального построения электронных вычислительных машин. Благодаря
привлечению крупных сил математиков и специалистов электронной тех-
ники были разработаны методы, ставшие классической основой теории ло-
гического проектирования.
Современное состояние теории цифровых автоматов отражено в ра-
ботах Д.Хоффмана, В.Квайна, Е.Вейча, М.Карно, В.М.Глушкова и др.
Алгебра Буля имеет своей целью исследование различного рода си-
туаций, которые задаются высказываниями.
Высказыванием называется любое утверждение, о котором можно
сказать, истинно оно или ложно. При этом полагается, что каждое выска-
зывание в данный момент времени может быть либо только истинным, ли-
бо только должным и не может быть одновременно и тем, и другим.
Значение истинности высказывания может рассматриваться как дво-
ичная (логическая) переменная, принимающая в каждой конкретной си-
туации одно из двух значений: 1 – если высказывание истинно, 0 – если
высказывание ложно.
Высказывания могут быть простыми и сложными. Простым выска-
зыванием называется такое высказывание, значение истинности которого
нее зависит от значений истинности двух высказываний.
Сложным высказыванием называется высказывание, значение ис-
тинности которого зависит от значений истинности составляющих его
простых высказываний. Таким образом, значение истинности сложного
высказывания является двоичной (булевой) функцией значений истинно-
сти простых высказываний, играющих роль аргументов.
Высказывания различной сложности могут образовываться из про-
стых высказываний с помощью определенных логических связей (опера-
ций). В булевой алгебре рассматриваются не сами словесные высказыва-
ния и взаимосвязи между ними, а двоичные логические переменные (аргу-
менты), отображающие ложность или истинность этих высказываний, и
логические операции над ними. Так как значение истинности каждого вы-
сказывания является двоичной переменной, то это дает возможность при-
менить методы алгебры логики для исследования схем, использующих
двоичные сигналы.
В этом случае алгебра логики оперирует не с высказываниями, а с
сигналами, которые обозначаются как двоичные переменные X n  1 , X n  2 ,
… X 1 , X 0 . Нумерацию переменных целесообразно осуществлять в соот-
ветствии со значениями разрядов двоичного числа, образуемого этими пе-
ременными при их позиционной записи.
Значения этих переменных отождествляются со значениями входных
сигналов, поступающих на схему.
Связи между входными и выходными сигналами в цифровых схемах
аналитически описываются логическими (булевыми) функциями. Таким
образом, значение булевой функции f  X n  1 , X n  2 ,..., X 1 , X 0  будет соот-
ветствовать значению выходного сигнала цифровой схемы, на которую по-
ступают входные сигналы X n  1 , X n  2 ,..., X 1 , X 0 .

1.2. Основные операции алгебры логики

Действия над двоичными переменными производятся по правилам


логических операций. Между обычной, привычной алгеброй и алгеброй
логики имеются существенные различия в отношении количества и харак-
тера операций, а также законов, которыми они подчиняются.
Простейшими логическими операциями являются:
отрицание (инверсия, операция НЕ);
логическое умножение (конъюнкция, операция И);
логическое сложение (дизъюнкция, операция ИЛИ).
Более сложные логические преобразования всегда можно свести к
указанным простейшим операциям.
Операция отрицания (операция НЕ, инверсия) выполняется над од-
ной переменной и характеризуется следующими свойствами: функци Y = 1
при аргументе Х = 0 и Y = 0, если Х = 1. обозначается отрицание чертой
над переменной, с которой производится операция: Y  X . Соответст-
венно, Y  X .
Следовательно: определение любой логической операции дополняет-
ся конкретной таблицей, которая называется таблицей истинности.
Для операции НЕ таблица истинности приведена на рис. 2.1,а.

НЕ И ИЛИ
X Y X2 X1 Y X2 X1 Y
0 1 0 0 0 0 0 0
1 0 0 1 0 0 1 1
1 0 0 1 0 1
1 1 1 1 1 1
а) б) в)

Рис. 1.1

Операция логического умножения (операция И, конъюнкция) для


двух переменных определяется таблицей истинности (рис. 1.1,б) и обозна-
чается логической формулой:
Y  X 2  X1 или Y  X2  X1. (1.1)
Как следует из таблицы, нулевое значение хотя бы одного из аргу-
ментов обеспечивает нулевой результат операции. В дальнейшем будем
пользоваться первым обозначением операции логического умножения, а
именно
Y  X 2  X1 .
Операция логического сложения (операция ИЛИ, дизъюнкция) опре-
деляется таблицей истинности (рис. 1.1,в) и обозначается логической фор-
мулой
Y  X2  X1 или Y  X 2  X1 . (1.2)
Из таблицы следует, что равенство хотя бы одного аргумента логи-
ческой единице определяет единичное значение всей функции.
В дальнейшем будем пользоваться первым способом обозначения
операции ИЛИ, т.е.
Y  X2  X1 .
Операции дизъюнкции и конъюнкции могут осуществляться и с большим
числом аргументов.
Операция ИЛИ – НЕ (логическая операция стрелка Пирса) представ-
ляет собой отрицание логической суммы и может быть обозначена с по-
мощью знаков логического сложения и отрицания или знаком "".
Y  X 2  X1  X2  X1 . (1.3)
Операция И – НЕ (логическая операция штрих Шеффера) представ-
ляет собой отрицание логического произведения и обозначается с помо-
щью знаков логического произведения и отрицания или знаком "".
Y  X 2  X1  X 2  X1 . (1.4)
Операция ЗАПРЕТ. В результате операции запрет по X 1 функция
Y  1 только когда X 1  0 , а X 2  1 , т.е. выражение для операции в дан-
ном случае имеет вид
Y  X 2  X1 . (1.5)
При запрете по X 2 выражение принимает вид
Y  X 2  X1 .
Операция РАВНОЗНАЧНОСТЬ. В результате операции Y  1 в том
случае, если значения переменных совпадают, т.е. X 2 и X 1 равны 0 или 1.
Если же значения переменных не совпадают, то Y  0 .
Операция РАВНОЗНАЧНОСТЬ записывается в виде выражения
Y  X 2  X1  X2  X1 (1.6)
или обозначаются знаком 
Y  X 2 ~ X1 .
Операция НЕРАВНОЗНАЧНОСТЬ (исключающее ИЛИ, сумма по
модулю 2). В результате операции Y  0 в том случае, когда значения пе-
ременных X 1 и X 2 совпадают, и Y  1 в случае несовпадения значений
переменных.
Операция НЕРАВНОЗНАЧНОСТЬ записывается в виде выражения
Y  X 2  X 1  X 2  .X 1 (1.7)
и обозначается знаком 
Y  X 2  X1 .
Данная операция является отрицанием (инверсией) операции РАВ-
НОЗНАЧНОСТЬ

Y  X 2  X1  X 2  X1  X 2  X1  X 2  X1  X2  X1 . (1.8)

Обозначение логических элементов, реализующих рассмотренные


выше операции, на функциональных схемах приведено на рис. 1.2.
Рис. 1.2.

1.3. Законы алгебры логики

Алгебра логики базируется на нескольких аксиомах, из которых вы-


водят основные законы для преобразования выражений с двоичными пе-
ременными. Обоснованность выбора этих аксиом подтверждается табли-
цами истинности для рассмотренных операций. Каждая аксиома представ-
лена в двух видах, что вытекает из принципа дуальности 9двойственности)
логических операций, согласно которому операции конъюнкции и дизъ-
юнкции допускают взаимную замену, если одновременно поменять логи-
ческую 1 на 0, 0 на 1, знак "+" на "" на "+".
Алгебра логики определяется следующей системой аксиом:

X  0 , если X  1;
(1.9)
X  1 , если X  0.

1  1  1;
(1.10)
0  0  0.

0  0  0;
(1.11)
1  1  1.

1  0  0  1  0;
(1.12)
0  1  1  0  1.

0  1;
. (1.13)
1  0.

Аксиома (1.9) утверждает, что в алгебре логики рассматриваются


только двоичные переменные, аксиомы (1.10) – (1.12) определяют опера-
ции дизъюнкции и конъюнкции, а аксиомы (1.13) – операцию отрицания.
Аксиома (2.10) для операции дизъюнкции 1 + 1 = 1 не имеет аналога
в двоичной арифметике, где сумма (а не операция ИЛИ) 1 + 1 = 10.
Законы булевой алгебры вытекают из аксиом и также имеют две
формы выражения: для конъюнкции и дизъюнкции.

Законы для одной переменной


1. Закон первого множества
а) X  0  0 ; б) X  0  X . (1.14)
2. Закон универсального множества
а) X  1  X ; б) X  1  1 . (1.15)
3. Закон повторения (тавтологии)
а) X  X  X ; б) X  X  X . (1.16)
4. Закон дополнительности
а) X  X  0 ; б) X  X  1 . (1.17)
5. Закон двойной инверсии (двойного отрицания)
ХX. (1.18)

Законы для двух и более переменных


1. Переместительный (коммутативный) закон а) X 1  X 2  X 2  X 1 ;
б) X 1  X 2  X 2  X 1 (1.19)
Этот закон имеет такой же смысл, как и в обычной алгебре. В приме-
нении к логическим схемам переместительный закон означает, что выход-
ной сигнал элементов ИЛИ и И не зависит от того, к каким клеммам под-
водится тот или иной входной сигнал.

2. Сочетательный (ассоциативный) закон


а) X 1   X 2  X 3    X 1  X 2   X 3  X 1  X 2  X 3 (1.20)
б) X 1   X 2  X 3    X 1  X 2   X 3  X 1  X 2  X 3
Сочетательный закон аналогичен соответствующему закону обыч-
ной алгебры.

3. Распределительный (дистрибутивный) закон


а) X 1   X 2  X 3   X 2  X 1  X 3  X 1 ;
б) X 1   X 2  X 3    X 2  X 1    X 3  X 1  . (1.21)
Если выражение (а) аналогично известному закону обычной алгебры, то
выражение (б) получается из (а) применением принципа двойственности.
Если в (а) заменить двоичные X 1 , X 2 и X 3 на их отрицания, получим
X 1  X 3  X 2   X 3  X 1  X 2  X 1 .
Применив операцию дизъюнкции на конъюнкцию и наоборот и отрицания
переменных на сами переменные, получим
X 1  X 3  X 2   X 3  X 1  X 2  X 1 ,
что и требовалось доказать.
4. Закон обращения
Если
X 1  X 2 , то X 1  X 2 . (1.22)

5. Закон поглощения
а) X 1  X 2 X 1  X 1 ... ; б) X 1   X 2  X 1   X 1 ... (1.23)
Для доказательства равенства (а) вынесем переменную Х за скобки.
Получим
X 1  X 2 X 1  X 1  1  X 2  .
Но 1  X 2  1 в соответствии с (1.15), что и доказывает справедли-
вость закона поглощения. Для доказательства равенства (б) воспользуемся
законом (1.20,а), т.е.
X 1   X 2  X 1   X 2 X 1  X 1 X 1  X 1  X 2 X 1  X 1 1  X 2   X 1 .

6. Закон склеивания
а)  X 2  X 1    X 2  X 1   X 2 ...;
б) X 2  X 1  X 2  X 1  X 2 . (1.24)
Для доказательства выражения (а) применим распределительный за-
кон
X 2  X 1  X 2  X 1   X 2 X 2  X 2 X 1  X 2 X 1  X 1 X 1 
 X 2 1  X 1   X 2 X 1  X 2 1  X 1   X 2 .
Для доказательства вынесем X 2 за скобки. Получим:
X 2 X 2  X 2   X 2 .

1
7. Закон инверсии (закон де Моргана)
а) X 2 X 1  X 2  X 1 ; б) X 2  X 1  X 2  X 1 . (1.25)
Справедливость этого закона вытекает непосредственно из принципа
двойственности.
Пусть Y  X 2 X 1 . Тогда в соответствии с принципом двойственности
Y  X 2  X 1 , так как при замене переменных их отрицаниями и операции
умножения операцией сложения получается отрицание результата. Это до-
казывает справедливость выражения а). Таким же образом доказывается и
справедливость выражения б).

1.4. Логические функции и способы их задания

1.4.1. Логические функции и их суперпозиция

Логической (двоичной, переключательной) функцией


Y  f  X n  1 , X n  2 ,...X i , X 0 
называется двоичная переменная Y, значения которой зависят от значений
других двоичных переменных  X n  1 , X n  2 ,...X 1 , X 0  , называемых аргу-
ментами. Таким образом, логическая функция так же, как и ее аргументы,
может применить только два значения 0 или 1.
Задание логической функции Y означает, что каждому из возможных
сочетаний (наборов) ее аргументов X n  1 , X n  2 ,… X 1 , X 0 поставлено в
соответствие определенное значение Yi . Функции считаются различными,
если значения функции Y отличаются, по крайней мере, для одного набора
аргументов.
Пусть логическая функция Y зависит от n аргументов. Тогда полное
число возможных двоичных наборов аргументов.
p  2n . (1.26)
Поскольку каждому из наборов могут соответствовать два значения функ-
ции 0 или 1, то общее число N различных функций Yi n – аргументов рав-
но
N  2p (1.27)
Набор аргументов принято нумеровать. Если считать, что номера на-
боров совпадают со значениями двоичных чисел, разрядами которых яв-
ляются аргументы  X n  1 , X n  2 ,...X 1 , X 0  , то номера наборов будут ме-
няться от 0 до ( 2 n  1 ).
Если логическая функция определена на всех наборах, то она назы-
вается полностью определенной. Если же на некоторых наборах значение
функции не задано, то она называется частично определенной или недооп-
ределенной. Наборы входных переменных (аргументов), на которых логи-
ческая функция не задана называются запрещенными. На этих наборах
значения функции определяются как факультативные (необязательные).
Их можно устанавливать по своему усмотрению, т.е. частично определен-
ную функцию можно доопределять.
Алгебра логики предполагает возможность образования сложных ло-
гических функций, аргументы которых являются функциями других дво-
ичных переменных.
Например, если Y  f X 3 , X 2 , X1 , X0 , а Z1  f1 X 1 , X 0  и
Z 2  f 2  X 3 , X 2  , то Y    Z 2 , Z 1  .
Операция замены аргументов одной логической функции другими
логическими функциями называется суперпозицией логических функций.
Эта операция позволяет с помощью функций меньшого числа двоичных
аргументов получить логические функции большего их числа. Многократ-
ное применение операции суперпозиции позволяет получить функции лю-
бого требуемого числа аргументов. В частности, такую возможность обес-
печивает суперпозиция двух аргументов.

1.4.2. Совершенные нормальные (канонические)


формы логических функций

Нормальными или каноническими называют логические функции,


полученные посредством суперпозиции специально вводимых вспомога-
тельных функций – конститутент единиц (минтермов) и конституент нулей
(макстермов).
Минтермом называют логическую функцию, которая принимает
единичное значение на одном из всех возможных наборов аргументов и
нулевое на всех прочих наборах.
Макстермом называют логическую функцию, которая принимает
нулевое значение на одном из всех возможных наборов аргументов и еди-
ничное на всех других. Количество минтермов и макстермов заданного
числа аргументов n совпадает с числом различных наборов аргументов
p  2 n (как это и следует из определения макстермов и минтермов).
В таблице 1.1 представлены минтермы и макстермы двух аргументов
X1 и X0 .
Из определения конституент и таблицы 1.1 следует, что для одного
и того же набора аргументов макстерм является инверсией минтерма и
наборов.
Алгебраически минтерм, соответствующий какому-либо набору,
представляется в виде конъюнкции прямых и инверсных значений аргу-
ментов (в прямой форме в конъюнкцию входят аргументы, имеющие в
рассматриваемом наборе единичное значение, а в инверсной – нулевое
значение).
Таблица 1.1
Аргументы Минтермы Макстермы
X1 X0 C01 C11 C21 C31 C00 C10 C20 C30
0 0 1 0 0 0 0 1 1 1
0 1 0 1 0 0 1 0 1 1
1 0 0 0 1 0 1 1 0 1
1 1 0 0 0 1 1 1 1 0
В соответствии с таблицей 1.1 минтермы двух аргументов выража-
ются формулами
C 01  X 1 X 0 ; C 11  X 1 X 0 ; C 21  X 1 X 0 ; C 31  X 1 X 0 . (1.28)
Макстермы алгебраически представляются дизъюнкцией прямых и
инверсных значений аргументов (в прямой форме в дизъюнкцию входят
аргументы, имеющие в рассматриваемом наборе нулевое значение, а в ин-
версной – единичное значение).
Макстермы двух аргументов имеют вид
C 00  X 1  X 0 ; C 10  X 1  X 0 ; C 20  X 1  X 0 ; C 30  X 1  X 0 . (1.29)
Формы представления функций посредством суперпозиции их мин-
термов и макстермов получили наименование, соответственно, совершен-
ных дизъюнктивных (СДНФ) и совершенных конъюнктивных (СКНФ)
нормальных норм функций.
СДНФ (или первая стандартная форма) функции представляет собой
дизъюнкцию минтермов, соответствующих наборам аргументов, на кото-
рых рассматриваемая функция имеет единичное значение.
В общем виде алгебраическая запись СДНФ имеет вид
m 1
Y  X n  1 , X n  2 ,...X 1 , X 0    C i1 . (1.30)
i 0

где m – число наборов, на которых Y  1 .


СКНФ (или вторая стандартная форма) функции представляет собой
конъюнкцию макстермов, соответствующих наборам аргументов, на кото-
рых рассматриваемая функция имеет нулевое значение.
Алгебраическая запись СКНФ в общем случае имеет вид
k 1
Y  X n  1 , X n  2 ,...X 1 , X 0    C i0 , (1.31)
i 0

где k – число наборов, на которых Y  0 .

1.4.3. Способы задания логических функций

Логическая функция может быть задана следующими способами:

словесно;
таблицей, называемой таблицей истинности;
алгебраическим выражением;
картой Карно;
числовым способом.
Словесный способ.
В качестве примера рассмотрим задание логической функции
мажоритарных подсчетов, при которых функция трех аргументов
принимает значение 1, если два любые аргумента равны 1.
Табличный способ.
Логическая функция, заданная словесно, может быть представлена в
виде таблицы истинности (таблица 1.2). Как следует из таблицы, функция
Y принимает значение 1 на 3, 5, 6 и 7 наборах.
Алгебраический способ.
От таблицы истинности можно перейти к алгебраической форме
представления функции Y или к структурной формуле. Структурная фор-
мула может быть записана по единицам и нулям.
При записи структурной формулы по единицам логическая функция
представляется в СДНФ. Для перехода от таблицы 1.2 к СДНФ для каждо-
го
набора, на котором функция равна единице, записывается элементарное
произведение всех аргументов. При этом, если аргумент в этом наборе
принимает значение 0, то записывается его отрицание. Затем производится
логическое сложение этих элементарных произведений (минтермов)
Yсднф  X 2 X 1 X 0  X 2 X 1 X 0  X 2 X 1 X 0  X 2 X 1 X 0 . (1.32)
Таблица 1.2

Номер Переменные
Y
набора X2 X1 X0
0 0 0 0 0
1 0 0 1 0
2 0 1 0 0
3 0 1 1 1
4 1 0 0 0
5 1 0 1 1
6 1 1 0 1
7 1 1 1 1

При записи структурной формулы по нулям логическая функция


представляется с СКНФ. Для этого составляются элементарные суммы ар-
гументов наборов, на которых функция равна нулю. В том случае, если ар-
гумент в наборе принимает значение 1, то он записывается в элементарную
сумму со знаком отрицания, затем производится логическое перемноже-
ние элементарных сумм (макстермов).
Yсднф   X 2  X 1  X 0    X 2  X 1  X 0    X 2  X 1  X 0    X 2  X 1  X 0  .
(1.33)
Представление функций картой Карно.
Карта Карно представляет собой
прямоугольник, разбитый на квадраты
(ячейки), число которых равно общему
числу наборов для данной функции n-
переменных, т.е. p  2n (рис. 1.3).
Рис. 1.3. Для рассматриваемой функции
n  3 и число ячеек равно 8. Каждая ячейка. Следовательно, соответству-
ет определенному набору, причем, если на этом наборе функция равна 1,
то в ячейке проставляется 1, а если – 0, то проставляется 0.
Значения входных переменных размещаются по горизонтали и вер-
тикали карты поровну при четном их количестве и асимметрично при не-
четном. Переменные должны располагаться таким образом, чтобы при пе-
реходе от одной ячейки к другой изменялась только одна переменная (00,
01, 11, 10).

Числовой способ.
Для числового представления логической функции в СДНФ под зна-
ком суммы перечисляются в возрастающем порядке номера наборов, на
которых функция равна 1. Для рассматриваемой логической функции
Yсднф   3 ,5 ,6 ,7  . (1.34)
При числовом представлении логической функции в СКНФ под зна-
ком произведения перечисляются номера наборов, на которых функция
равна 0.
Yскнф   ( 0 ,1 ,2 ,4 ) (1.35)

1.5. Переход от структурной формулы к логической схеме

На основе полученной структурной формулы можно построить ло-


гическую схему, состоящую из логических элементов, реализующих базо-
вые булевы функции (операции) НЕ, ИЛИ, И.
Логические элементы располагаются на схеме, начиная от входов, в
порядке, соответствующем выполняемым логическим операциям.
Так, для двоичной функции (1.32) сначала необходимо получить от-
рицания переменных X 2 , X 1 , X 0 , затем логические произведения пере-
менных для каждого набора, а после этого провести операцию ИЛИ с по-
лученными произведениями. Логическая схема, реализующая структурную
формулу 1.32, приведена на рис. 1.4.

Рис. 1.4.

Полученная логическая схема состоит из трех логических элементов НЕ,


четырех трехвходовых элементов И и одного элемента ИЛИ, имеющего
четыре входа.

1.6. Функционально-полные наборы логических элементов

Любая логическая функция, как показано в п.1.5, может быть пред-


ставлена в виде структурной формулы, над аргументами в которой произ-
водятся только три базисные булевы операции: НЕ, ИЛИ, И.
Набор логических функций, который обеспечивает представление
любой другой функции посредством суперпозиции функций этого набора,
называется функционально полным набором (ФПН). Учитывая, что опера-
ции НЕ, ИЛИ, И выполняются с помощью трех видов логических элемен-
тов, то и система базисных элементов НЕ, ИЛИ, И, позволяющая постро-
ить на их базе логическую схему любой сложности, называется функцио-
нально полным набором логических элементов (ФПН ЛЭ).
Существует, однако, и другие ФПН ЛЭ, включающие в себя мень-
шее число ЛЭ. Кроме того, на практике широко применяются ЛЭ. Выпол-
няющие операции ИЛИ-НЕ (стрелка Пирса) и И-НЕ (штрих Шеффера).
Рассмотрим некоторые функционально полные наборы логических
элементов.
1. Наборы, состоящие только из элементов НЕ и ИЛИ (НЕ и И). При этом
операция И и, соответственно, ИЛИ реализуется применением известных
законов двойного отрицания (1.18) и де Моргана (1.25)
X1  X0  X1  X0  X1  X0 ,
(1.36)
X1  X0  X 1  X0  X 1  X0 .
После преобразований (1.36) логическая функция будет содержать
только операции ИЛИ и НЕ или только операции И и НЕ. Соответствую-
щая этой функции логическая схема будет состоять только из набора эле-
ментов НЕ, ИЛИ или НЕ, И. Следовательно, эти наборы являются ФПН
ЛЭ.
При этом операцию И в первом наборе реализует логическая схема
(рис. 2.5, а), а операцию ИЛИ во втором наборе – логическая схема (рис.
1.5,б).

Рис. 1.5.

2. Набор, состоящий только из логических элементов ИЛИ-НЕ (стрелка


Пирса).
Базисные операции алгебры логики НЕ, ИЛИ, И через операцию
ИЛИ-НЕ могут быть реализованы на основе законов (2.16), (1.18) и (1.25).
XXX;
X1  X0  X1  X0 ; (1.37)

X1  X0  X 1  X0  X1  X0 .
.
На рис. 1.6 приведены логические схемы реализации базисных опе-
раций булевой алгебры с помощью ЛЭ ИЛИ-НЕ на основе выражений
(1.37).

Рис. 1.6.

3. набор, состоящий только из логических элементов И-НЕ (штрих Шеф-


фера).
Базисные операции алгебры логики через операцию И-НЕ также реа-
лизуется на основе законов (1.16), (1.18) и (2.25).
X  XX;
X1  X0  X1  X0 ; (1.38)

X1  X0  X1  X0  X1  X0 .
На рис. 1.7 приведены логические схемы реализации базисных опе-
раций булевой алгебры с помощью ЛЭ И-НЕ на основе выражений (1.38).

Рис. 1.7.

ФПН логических элементов на основе ЛЭ ИЛИ-НЕ (И-НЕ) иногда назы-


вают истинно полным.
3.3. Шифраторы и дешифраторы

3.3.1. Шифраторы

Шифратором называется КЦУ с m входами и n выходами,


преобразующий сигнал I на одном из входов в n-элементный
параллельный код на выходах.
Максимальное число входов m max оп-
ределяется числом возможных кодовых
комбинаций и составляет 2 n . Условное гра-
фическое обозначение шифратора показано
на рис.3.10. Входные шины нумеруются от 0
до m  1 , а на выходных шинах обозначает-
ся вес двоичного разряда
0 1 2 3 n1
2 ,2 ,2 ,2 ,...2 . Как следует из опреде-
ления шифратора, только небольшая часть
Рис. 3.10 наборов входных переменных таблицы ис-
тинности соответствует кодовым комбина-
n
циям на выходе, остальные 2  m наборов с числом единиц больше одной
являются запрещенными. Поэтому оператор, выполняемый шифратором,
удобно задавать сокращенной таблицей истинности, содержащей только
m строк. В качестве примера в таблице 3.5 задан шифратор с семью входа-
ми и тремя выходами.
Таблица 3.5

X1 X2 X3 X4 X5 X6 X7 Y3 Y2 Y1
1 0 0 0 0 0 0 0 0 1
0 1 0 0 0 0 0 0 1 0
0 0 1 0 0 0 0 0 1 1
0 0 0 1 0 0 0 1 0 0
0 0 0 0 1 0 0 1 0 1
0 0 0 0 0 1 0 1 1 0
0 0 0 0 0 0 1 1 1 1

Как видно из таблицы, выходной код в этом примере представляет


собой совокупность двоичных чисел от I до 7 (старший разряд Y3 ), соот-
ветствующих номеру входной переменной X i , которая равна I.
Булевы функции для трех выходных переменных составляются на основа-
нии отображаемых таблицей очевидных связей входных и выходных пере-
менных.
Так, переменная Y3 равна I, если или X 4  1 , или X 5  1 , или
X 6  1 , или X 7  1 .
Таким образом
Y3  X 4  X 5  X 6  X 7 ;
Y2  X 2  X 3  X 6  X 7 ; (3.9)
Y1  X 1  X 3  X 5  X 7 .
Разумеется, если составить таблицу со всеми возможными наборами
входных переменных, то после минимизации функций для Y1 , Y2 , Y3 с
учетом факультативных условий были бы получены более сложным путем
те же выражения (3.9).
Схема шифратора (рис.3.11) состоит из трех четырехвходовых эле-
ментов "ИЛИ". Если необходимо синтезировать шифратор на элементах
"И-НЕ", то выражения (1.9) необходимо преобразовать с использованием
теоремы де-Моргана
Y3  X 4  X 5  X 6  X 7 ;
Y2  X 2  X 3  X 6  X 7 ; (3.10)
Y1  X 1  X 3  X 5  X 7 .

Рис. 3.11

К ИМС шифраторов ТТЛ относятся КМ555ИВ1 и К555ИВ3. Микро-


схема КМ555ИВ1 (рис. 3.12,а) представляет собой приоритетный шифра-
тор, на входы I 1  I 8 которого подаются напряжения низкого уровня. На
выходах Q0 , Q1 , Q2 появляется двоичный код, соответствующий номеру
входа, оказавшегося активным. Приоритет в том случае, если на несколько
входов подаются активные уровни, имеет старший по номеру. Высший
приоритет у входа I 8 . ИМС имеет два дополнительных выхода GS (груп-
повой сигнал) и E0 (разрешение от выхода), а также девятый разрешаю-
щий вход E 1 . На выходе GS появится напряжение низкого уровня, если
хотя бы на одном из сигнальных выходов Q0 - Q2 присутствует напряже-
ние низкого уровня. На выходе E0 появится напряжение низкого уровня,
если на всех входах - высокие уровни. Совместное использование выхода
E0 и входа E 1 позволяет построить многоразрядные приоритетные шиф-
раторы.

а б
Рис.3.12

Микросхема К555ИВЗ (рис. 3.12,б) преобразует уровни логической


единицы на одном из девяти входов I1  I9 в выходной двоично-
десятичный код на выходах Q0  Q3 . К ИМС шифраторов ЭСЛ относится
микросхема К500ИВ165, которая преобразует сигнал логической единицы,
поданный на один из 8 входов, в двоичный трехразрядный эквивалент де-
сятичного номера входа. Шифратор может работать синхронно, так как на
выходах комбинационной схемы включены синхронные D-триггеры.

3.3.2. Дешифраторы

Дешифратором (декодером) называется КЦУ с m входами и n выхо-


дами, преобразующий m-элементный параллельный код, поступающий на
входы, в сигнал 1 на одном из выходов.
Каждому выходу соответствует своя кодо-
вая комбинация на входах. Условное обозначе-
ние дешифратора показано на рис. 3.13. Входы
обозначаются весами двоичных разрядов от 1 до
2 m  1 , а выходы нумеруются от 0 до (n-1). Так
как на m входах может быть 2 m наборов вход-
ных переменных, то максимальное число выхо-
дов равно
Рис.3.13 nmax  2 m . (3.11)
Если используются все выходы, дешифратор называется полным, ес-
ли же число выходов меньше 2 m - неполным.
Линейные (одноступенчатые) дешифраторы

В ряде случаев в дешифраторах номер выхода, на котором появляет-


ся сигнал 1, равен двоичному числу, представленному набором входных
переменных. Такой дешифратор с тремя входами работает в соответствии
с таблицей 3.6.
На основании таблицы 3.6 можно записать следующую систему из
восьми функций
Y0  X 3 X 2 X 1 ; Y4  X 3 X 2 X 1 ;
Y1  X 3 X 2 X 1 ; Y5  X 3 X 2 X 1 ; (3.12)
Y2  X 3 X 2 X 1 ; Y6  X 3 X 2 X 1 ;
Y3  X 3 X 2 X 1 ; Y7  X 3 X 2 X 1 .

Таблица 3.6

Номер
X3 X2 X1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
набора
0 0 0 0 1 0 0 0 0 0 0 0
1 0 0 1 0 1 0 0 0 0 0 0
2 0 1 0 0 0 1 0 0 0 0 0
3 0 1 1 0 0 0 1 0 0 0 0
4 1 0 0 0 0 0 0 1 0 0 0
5 1 0 1 0 0 0 0 0 1 0 0
6 1 1 0 0 0 0 0 0 0 1 0
7 1 1 1 0 0 0 0 0 0 0 1

Как видно из выражений (3.12), каждый выход дешифратора реали-


зует один из минтермов всех входных переменных. По функциям (3.12)
строится схема дешифратора, который называется одноступенчатым или
линейным (рис. 3.14,а).
Рис. 3.14
Он определяет собой совокупность из n элементов "И", причем, на
входы их подаются все переменные X i либо в прямом, либо в инверсном
виде. Следовательно, дешифратор имеет 2m парафазных входов (в данном
случае 6 входов, если входные переменные снимаются, например, с триг-
геров). В ИМС выполняется расширение фазы с помощью двух инверторов
(рис. 3.14,б). Этим создается также одинаковая для всех входов единичная
нагрузка, что облегчает непосредственное соединение дешифратора с вы-
ходами источников входных сигналов.
Подобную схему имеет, например, дешифратор с четырьмя входами
и десятью выходами в ИМС К555ИД6 (ИД10).
Дешифраторы часто выполняются синхронизуемыми. При этом чис-
ло входов элементов должно быть увеличено на 1.
Линейный дешифратор может быть построен и на элементах "ИЛИ-
НЕ", лежащих в основе, например, всех серий ИМС ЭСЛ типа. Для этого с
помощью теоремы де-Моргана функции (3.12) преобразуются к виду:
Y0  X 3  X 2  X 1 ;
Y1  X 3  X 2  X 1 ; (3.13)
Y7  X 3  X 2  X 1 .
По этому принципу построены ИМС дешифраторов К500ИД161 и
К500ИД162. Они преобразуют поступающее на 3 входа трехразрядное
двоичное число в сигнал логическая единица (ИД162) или логический нуль
(ИД161) на одном из семи выходов.

Многоступенчатые дешифраторы

При большом числе входных переменных m с целью сокращения


необходимого числа логических элементов применяются
многоступенчатые схемы, к которым относятся прямоугольные и
пирамидальные дешифраторы.
В основу построения схемы прямоугольного дешифратора положены
следующие операции:
1. Все m входов дешифратора разбиваются на 2 группы (при четном
m – на две одинаковые группы). Для каждой группы образуются частич-
ные минтермы, в которые входят переменные только данной группы.
2. Производится парное логическое перемножение всех частичных
минтермов первой группы со второй. При этом получается n полных мин-
термов. Эти две операции выполняются двумя ступенями схемы.
Пусть необходимо построить дешифратор для m  4 . Если разбить
входные переменные на две группы X 1 , X 2 и X 3 , X 4 и обозначить час-
тичные минтермы первой и второй групп соответственно pi и q j , полу-
чим:
p0  X 2  X 1 ; q0  X 4  X 3 ;
p1  X 2  X 1 ; q1  X 4  X 3 ;
(3.14)
p2  X 2  X 1 ; q2  X 4  X 3 ;
p3  X 2  X 1 ; q3  X 4  X 3 .
Очевидно, что система булевых функций для выходов может быть
записана в виде:
Y0  q0 p0 ; Y4  q1 p0 ; Y8  q 2 p0 ; Y12  q3 p0 ;
Y1  q0 p1 ; Y5  q1 p1 ; Y9  q 2 p1 ; Y13  q 3 p1 ;
(3.15)
Y2  q0 p2 ; Y6  q1 p2 ; Y10  q 2 p2 ; Y14  q 3 p2 ;
Y3  q0 p3 ; Y7  q1 p3 ; Y11  q2 p3 ; Y15  q 3 p3 .
Переменные pi и q j получаются на выходах двух линейных дешиф-
раторов (рис. 3.15), составляющих первую ступень. Вторая ступень пред-
ставляет собой матричную схему из 16 двухвходовых элементов "И". Она
обеспечивает получение конъюнкций q j pi и для всех индексов j и i от 0
до 3.
Рис.3.15

Число ступеней дешифратора может быть и больше двух. При боль-


шом числе переменных в группе она может быть, в свою очередь, разбита
на две подгруппы, которые объединяются собственной матричной ступе-
нью. Выходные переменные дешифратора образуются при этом третьей
матричной ступенью. Эта третья ступень может иметь большое число эле-
ментов, но, в принципе, возможно составление ее из отдельных частей, ко-
торые содержат группы двухвходовых элементов "И", не связанных друг с
другом.
Вообще прямоугольный дешифратор обладает свойством
наращиваемости с целью увеличения входов и выходов.
Дешифраторы с большим числом выходов находят широкое приме-
нение в адресной части запоминающих устройств. В этих случаях они
практически всегда строятся по прямоугольной схеме, причем последняя
матричная ступень совмещается с запоминающей матрицей.
Пирамидальная схема дешифратора (рис.3.16) строится следующим
образом. В первой ступени получаются четыре переменные, соответст-
вующие всем возможным наборам входных переменных Х 1 и Х 2 . Во
второй ступени происходит логическое умножение на Х 3 и Х 3 , так что
число выходов удваивается, в третьей ступени – на Х 4 и Х 4 и т.д.
При m входных переменных последняя ступень имеет 2 m выходов, а
число ступеней m  1 , причем в каждой ступени применяются только
двухвходовые элементы "И" либо "ИЛИ-НЕ". На рис.3.16 приведена схема
пирамидального дешифратора для m  6 .
Рис.3.16
Прямоугольные и пирамидальные дешифраторы уступают линейным
по быстродействию, так как временная задержка пропорциональна числу
ступеней. Однако линейные схемы при одинаковом числе входов требуют
применения более сложных логических элементов, а если m превышает
максимальное число входов данного типа интегральных логических эле-
ментов, то реализация одноступенчатой схемы невозможна.

3.4. Мультиплексоры

3.4.1.Определения и функциональная схема мультиплексора

Мультиплексор (от англ. multiplex – многократный) – это ЦУ, пред-


назначенный для коммутации в желаемом порядке информации, посту-
пающей с нескольких входных шин на одну выходную. С помощью муль-
типлексора осуществляется временное разделение информации, посту-
пающей по разным каналам. Мультиплексор подобен бесконтактному мно-
гопозиционному переключателю.
Мультиплексоры обладают двумя группами входов: информацион-
ными и управляющими и одним, реже двумя – взаимодополняющими (па-
рафазными) выходами. К информационным входам подводятся информа-
ционные каналы. К управляющим входам относятся адресные и разре-
шающие (стробирующие) входы. На адресные входы подается кодовая
комбинация, в соответствии с которой тот или иной информационный вход
подключается к выходу. Если мультиплексор имеет n адресных входов, то
число информационных входов равно 2 n . Таким образом, кодовая комби-
нация на адресных входах определяет конкретный информационный вход,
который будет соединен с выходом мультиплексора.
Разрешающий (стробирующий) вход управляет одновременно всеми
информационными входами независимо от состояния адресных входов.
Запрещающий сигнал на этом входе блокирует действия всего устройства.
Наличие разрешающего входа расширяет функциональные возможности
мультиплексора, позволяя синхронизировать его работу с работой других
узлов. Разрешающий вход также используется для наращивания разрядно-
сти мультиплексора.
На рис.3.17 приведена функциональная схема и условное графиче-
ское обозначение простейшего мультиплексора вида "две линии в одну"
(2:1). Для переключения входных информационных каналов используется
один адресный сигнал А. Когда А=0, F=X0; при А=1, F=X1, то есть узел
реализует логическую функцию
F  A X 0  AX 1 (3.16)

Рис.3.17

Эти же принципы положены в основу построения и более сложных


схем мультиплексоров. На рис.3.18,а приведена функциональная схема ре-
ального мультиплексора "четыре линии в одну" (4:1) – половина микро-
схемы К155 КП2. Она содержит четыре информационных входа D0 – D3,
два адресных входа А и В и разрешающий вход V. Вход А принадлежит
младшему разряду, В – старшему разряду адресной комбинации. Когда
разрешающий вход находится под высоким потенциалом V=1, один из
входов логических элементов "И" будет под низким V  0 , так как сигнал
подается через инвертор и, следовательно, на их выходах также будут ну-
левые уровни независимо от состояния остальных входов. Выходной сиг-
нал в этом случае также будет F=0.
Схема управления выполнена таким образом, что при поступлении
на вход разрешающего сигнала V=0 любые комбинации сигналов на ад-
ресных входах А и В (00, 01, 10, 11) создают условия, при которых на вы-
ходе обеспечивается селекция одного их информационных входов (D0, D1,
D2, D3). Так, например, двоичное число 10 на адресных входах обеспечива-
ет селекцию шины D2.

а) б)
Рис.3.18

Это следует из таблицы истинности рассматриваемого мультиплек-


сора (таблица 3.8) и его логической формулы (3.17).
F  V B A D0  B AD1  BA D2  BAD3  (3.17)
В мультиплексорах ТТЛ входные информационные сигналы прохо-
дят через несколько логических элементов. Поэтому такие приборы могут
обрабатывать только цифровые сигналы, логические уровни которых на-
ходятся в пределах, допустимых для ИМС ТТЛ.
Таблица 3.8
В х о д ы
Выход F
V B A
0 0 0 D0
0 0 1 D1
0 1 0 D2
0 1 1 D3
1 X X 0

Мультиплексоры КМОП строятся на основе дешифраторов и двуна-


правленных вентильных ключей. Поэтому такие мультиплексоры с равным
успехом могут быть использованы и в обращенном режиме в качестве де-
мультиплексоров – узлов, коммутирующих сигналы от одной шины к не-
скольким. Такие мультиплексоры могут обрабатывать и аналоговые сигна-
лы. Условное графическое обозначение мультиплексора К155 КП2 пред-
ставлено на рис.3.18,б. Микросхема К155 КП2 содержит в одном корпусе
два мультиплексора вида 4:1. Каждая секция имеет четыре информацион-
ных входа D0  D3 , разрешающий вход V, а также прямой по отношению
к информационным входам выход F. Два адресных входа А и В – общие
для обоих мультиплексоров, причем вход А – младший разряд.

3.4.2. Способы наращивания числа информационных входов

В мультиплексорах, выпускаемых в виде самостоятельных ИМС,


число информационных входов не превышает 16. Большее число входов
обеспечивается путем наращивания. Наращивание можно выполнять дву-
мя способами:
объединением нескольких мультиплексоров в пирамидальную схему;
последовательным соединением разрешающих входов мультиплек-
соров.
На практике применяются оба способа соединения: пирамидальное и
последовательное.
Пирамидальные мультиплексоры строятся по ступенчатому принци-
пу, причем обычно применяются две-три ступени. Пирамидальный харак-
тер схемы состоит в том, что каждая ступень, начиная с первой, имеет
больше входов, чем последующая. Младшие разряды кода адреса подают-
ся на адресные входы первой ступени, а ступеням более высокого ранга
соответствуют старшие разряды адресного кода.
На рис.3.19 показан вариант мультиплексора 32:1 на основе прибо-
ров 8:1 и 4:1. Чередование сигналов на адресных входах СВА (000, 001,
010, 011, 100, 101, 110, 111), микросхем DD1-DD4 одновременно коммути-
рует входы Х 0  Х 7 на шину У 0 , входы Х 8  Х 15 на шину У 1 , Х 15  Х 23
на шину У 2 и Х 24  Х 31 на шину У 3 . Адресу СВА=100, например, соот-
ветствует поступление сигналов с X 4 на У 0 ; с X 12 на У 1 ; с X 20 на У 2 и
с X 28 на У 3 .
Мультиплексирование шин У 0  У 3 происходит при смене сигналов
на адресных входах высших разрядов ЕD (микросхема DD5) от 00 до 11.
Если требуется, чтобы выход F был соединен с входом X 24 , то ЕD должно
быть равно 11 (код шины У 3 ), а код шины X 24 - CВА=000.Следовательно,
информационному входу X 24 соответствует адрес ЕDCВА=11000.

Рис.3.19
Общее число информационных входов при однотипных мультиплек-
сорах младшей ступени равно произведению числа входов отдельных
мультиплексоров и числа мультиплексоров:
N вх . общ .  N вх . MX P , (3.18)
где N вх .MX -число входов отдельного мультиплексора;
Р- число мультиплексоров.
Для очень больших N вх .общ . может понадобиться третий ряд (ступень)
мультиплексора.
Недостатками пирамидального наращивания следует считать повы-
шенный расход микросхем, а также сравнительно невысокое быстродейст-
вие из-за суммирования задержек при последовательном прохождении
сигналов по ступеням пирамиды.

Рис.3.20

Способ последовательного соединения разрешающих входов на при-


мере получения мультиплексора 32:1 из двух 16:1 (К155 КП1) с использо-
ванием разрешающих входов микросхем в качестве адресных входов выс-
шего разряда показан на рис.3.20. Адресными входами низших разрядов
служат входы АВСD. Разрешающие входы V в данном случае использу-
ются для подачи высшего(пятого) разряда Е: на первую схему в прямом
виде, на вторую - в инверсном. Первая микросхема работает при нулевом
сигнале высшего разряда (Е=0), а вторая – при единичном (Е=1).
Благодаря логическому элементу "И-НЕ", фазы сигналов на выходе
будут идентичны входным.
3.4.3. Мультиплексоры как универсальные логические элементы

По функциональным возможностям мультиплексоры являются очень


гибкими устройствами и помимо прямого назначения могут выполнять и
другие функции.
Мультиплексоры, в частности, используются для преобразования па-
раллельного двоичного кода в последовательный. Если управляющие сиг-
налы на адресных входах мультиплексора циклически менять в двоичной
последовательности 00; 01; 10; 11 (эта операция легко выполняется с по-
мощью двоичного счетчика), то на выходе мультиплексора будут появ-
ляться один за другим сигналы, существующие на информационных вхо-
дах, в порядке номеров этих входов. Разрядность преобразуемого слова
определяется числом информационных входов. Если при этом время от
времени чередовать сигналы на разрешающем входе, информация на вы-
ходе мультиплексора будет характеризоваться псевдослучайной последо-
вательностью.
Мультиплексор также может работать в качестве универсального ло-
гического элемента, реализующую любую логическую функцию, содер-
жащую до m  1 переменной, где m - число адресных входов мультиплек-
сора. Применение мультиплексоров для реализации логических функций
наиболее приемлемо, когда число переменных достаточно велико, 4-5 и
более. Один мультиплексор в этом случае может заменить несколько кор-
пусов с логическими элементами вида "И", "ИЛИ", "НЕ" и др. Синтез та-
ких схем довольно прост и осуществляется на основе словесного описания
функции или по таблице истинности.
Использование мультиплексора в качестве универсального логиче-
ского элемента основано на общем свойстве логических функции: незави-
симо от числа аргументов всегда ровняться логической единице или нулю.
1 
f  X n  1 ,..., X 1 , X 0    
0 
Если на адресные входы мультиплексора подать входные перемен-
ные, зная, какой выходной уровень должен отвечать каждому сочетанию
этих сигналов, то, предварительно установив на информационных входах
потенциалы нуля и единицы согласно программе, получим устройство,
реализующее требуемую функцию. Так для логической функции "исклю-
чающее ИЛИ" сочетаниям X 1 X 0  00 и X 1 X 0  11 соответствует значе-
ние логического нуля, а двум другим X 1 X 0  01 и X 1 X 0  10 - логиче-
ской единицы. Для выполнения этих условий достаточно подключить к ад-
ресным входам мультиплексора А и В сигналы X 0 и X 1 соответственно,
на информационные входы D0 и D3 подать потенциал логического нуля, а
на D1 и D2 - логической единицы. На разрешающий вход V при этом
должен подаваться сигнал логического нуля (рис.3.21,а).
Если число аргументов равно n  1 , то есть превышает число адрес-
ных входов, то мультиплексор следует включать несколько иначе. Пусть
на основе мультиплексора 4:1 требуется составить схему, реализующую
функцию трех переменных, заданную таблицей истинности (таблица 3.9).
Расчленим мысленно таблицу истинности на группы по две строки в
каждой. В каждой группе X 2 и X 1 неизменны, а X 0 (аргумент младшего
разряда) имеет два состояния. Выходной сигнал может иметь одно из че-
тырех значений: F  1 , F  0 , F  X 0 , F  X 0 .

Таблица 3.9

Рис.3.21

Если переменные сигналы X 2 и X 1 подключить к адресным входам


мультиплексора В и А, а на информационные входы D0  D3 подать со-
гласно таблице истинности постоянные сигналы U 1 ,U 0 и переменные
сигналы X 0 , то такая схема (рис.3.21,б) будет удовлетворять заданным ус-
ловиям.
Описанный метод приемлем также для составления схем с большим
числом переменных.
3.4.4. Демультиплексоры

Демультиплексором называется ЦУ, в котором сигналы с одного ин-


формационного входа распределяются в желаемой последовательности по
нескольким выходам. Выбор нужной выходной шины, как и в мультиплек-
соре, обеспечивается кодом на адресных входах. При K адресных входах
демультиплексор может иметь в зависимости от конструкции до 2 k выхо-
дов. Таблица истинности демультиплексора 1:4 приведена в таблице 3.10.

Таблица 3.10

В А V X F0 F1 F2 F3
0 0 0 0/1 0/1 1 1 1
0 1 0 0/1 1 0/1 1 1
1 0 0 0/1 1 1 0/1 1
1 1 0 0/1 1 1 1 0/1
0 0 1 Ф 0 1 1 1
0 1 1 Ф 1 0 1 1
1 0 1 Ф 1 1 0 1
1 1 1 Ф 1 1 1 0

Структурная логическая схема демультиплексора, синтезированого


согласно таблице истинности приведена на рис.3.22.

Рис.3.22
Работу демультиплексора описывают следующие логические функ-
ции:
F0   X  V B А ;
F1   X  V B A ; (3.19)

F2   X  V BA ;

F3   X  V BA .
Как следует из определения, демультиплексор отличается от дешиф-
ратора тем, что у дешифратора имеется m входов и n выходов, а у де-
мультиплексора 1 вход и n выходов, причем
n  2k , (3.20)
где k -количество адресных входов.
В ряде случаев одни и те же микросхемы выполняют функции и
демультиплексора и дешифратора. Так, например, микросхема К155 ИД3,
условное изображение которой приведено на рис.3.23, работает как де-
шифратор, если на обоих разрешающих входах поддерживать уровень ло-
гического нуля и служит для преобразования четырехразрядного двоично-
го кода в сигнал "1" на одном из 16 выходов.
Для создания режима демультиплексора 1:16 на
один из разрешающих входов , например, V0 , подают
уровень логического нуля, а другой ( U 1 ) используют в
качестве информационного. Кодовая комбинация на
входах D0 , D1 , D2 , D3 переводит один из 16 выходов
в активное состояние. Сигналы на активном выходе по-
вторяют в прямом виде сигналы, поступающие на раз
Рис.3.23 решающий вход (V1 ).

3.5. Сумматоры

3.5.1. Общие сведения об арифметических цифровых уздах.

Рассмотренные ранее комбинационные узлы выполняли логические


функции. Для описания их поведения используется аппарат алгебры логи-
ки. Входные и выходные сигналы высокого и низкого уровней оценива-
лись соответственно как логическая единица и логический нуль.
Дискретная техника оперирует и другим классом комбинационных узлов,
назначение которых состоит в выполнении арифметических действий с
двоичными числами: сложения, вычитания, умножения и деления. Такие
цифровые узлы называют арифметическими. К арифметическим узлам от-
носятся также ЦУ, выполняющие специальные арифметические операции,
такие, как выявление четности или нечетности заданных чисел и их срав-
нение. Особенность арифметических узлов состоит в том, что сигналам
приписываются не логические, а арифметические значения 1 и 0 и дейст-
вие над ними подчиняется законам двоичной арифметики. Хотя арифмети-
ческие узлы оперируют с численными величинами, для описания их рабо-
ты также удобно пользоваться таблицами истинности. Арифметические
узлы широко используются в ЭВМ и достаточно часто в аппаратуре ин-
формационно-измерительной техники. Арифметические узлы выпускаются
в виде готовых изделий в составе многих серий цифровых микросхем.
Важнейшая из арифметических операций - сложение (суммирование).
Помимо прямого назначения она используется и при других операциях:
вычитание - это сложение, в котором вычитаемое вводится в обратном или
дополнительном коде, а умножение и деление - это последовательное сло-
жение и вычитание.
Сумматорами называются цифровые узлы, выполняющие операцию
сложения двоичных чисел. В устройствах дискретной техники суммирова-
ние осуществляется в двоичном или двоично-десятичном кодах. По харак-
теру действия сумматоры подразделяются на 2 категории:
а) комбинационные - как и все рассмотренные ранее узлы, не имею-
щие элементов памяти;
б) накопительные - сохраняющие результаты вычислений.
В свою очередь, каждый сумматор, оперирующий с многоразрядными сла-
гаемыми, в зависимости от способа обработки чисел, может быть отнесен к
последовательному или параллельному типу.
Сумматоры, выполненные в виде самостоятельных микросхем,-
комбинационные, и в дальнейшем только они и будут рассматриваться.
Как последовательные, так и параллельные сумматоры строятся на
основе одноразрядных суммирующих схем. Сложение чисел в последова-
тельных сумматорах осуществляется поразрядно, последовательно во вре-
мени. В сумматорах параллельного действия сложение всех разрядов мно-
горазрядных чисел происходит одновременно.

3.5.2. Полусумматоры

Полусумматором называется комбинационный цифровой узел,


обеспечивающий выполнение операции арифметиче-
ского сложения двух одноразрядных чисел А и В. Ус-
ловное графическое обозначение полусумматора пока-
зано на рис. 3.24. Полусумматор имеет два входа А и В
для двух слагаемых и два выхода S (сумма) и Р (пере-
нос). Обозначением полусумматора служат буквы HS
(halfsum полусумма). Работу устройства отражает таб-
лица истинности 3.11.
Рис.3.24
Таблица 3 11
А В S P
0 0 0 0
0 1 I 0
I 0 I 0
I 1 0 1

При сложении в двоичной системе счисления двух одноразрядных


чисел получаются результаты, приведенные на рис.3.25.

Рис.3.25

Логическая структура полусумматора такова, что состояние выхода


S отображает бит суммы, а выхода P - бит переноса. Это следует из
таблицы истинности полусумматора, работа которого описывается
следующими уравнениями:
S  AB  A B  A  B (3.24)

P  A B (3.25)
Выражение 3.24 для выхода S как и столбец S таблицы истинности,
полностью совпадает с уравнением для логического элемента
"Исключающее ИЛИ". Это обстоятельство объясняет, почему операцию
"Исключающее ИЛИ" иногда называют сумматором по модулю 2 и
обозначают в соответствии с рис. 3.26,а.

Рис.3.26
Логическая структура полусумматора в общем виде приведена на
рис. 3.26,б. Для реализации структуры в развернутом виде на логических
элементах "И-НЕ" преобразуем выражение (3.24) с использованием
теоремы де-Моргана
S  AB  A B  AB  A B (3.26)
Реализация структурной схемы полусумматора, в соответствии с
выражением (3.26), приведена на рис. 3.26,в.
Решение некоторых вопросов преобразования цифровой
информации требует применения многовходовых сумматоров по модулю
2, называемых также узлами проверки на четность для кодов с проверкой
на четность. Сигнал единица на выходе такого узла появляется только в
случаях, когда набор входных переменных содержит четное число единиц.
Многовходные узлы контроля четности выполняются в виде ИМС
повышенного уровня интеграции. Так, ИМС 155 ИП2 имеет 8 информаци-
онных входов и два выхода четности и нечетности. Структура таких ИМС
представлена на рис.3.27.

Рис.3.27

На выходе S такой ИМС логическая "I" появится только в случае,


когда количество единиц на входах А В С D ... N четно, а на выходе S -
нечетно.

3.5.3.Полные сумматоры

Полным сумматором называется комбинационный цифровой узел,


предназначенный для сложения двух n-разрядных двоичных чисел. Проце-
дуру сложения двух n разрядных двоичных чисел можно представить в ви-
де, показанном на рис. 3.28.
Сложение цифр А1 и B1 младшего разряда дает бит суммы S1 и бит
переноса Р1. В следующем (втором) разряде происходит сложение цифр Р1
A2 и B2, которое формирует сумму S2 и перенос Р2. Операция поразрядного
сложения длится до тех пор, пока не будет сложена каждая пара цифр во
всех разрядах.
Результатом сложения будет число S= Рn Sn .....S2S1, где Рn. и SI
отображают I и 0, полученные в результате поразрядного сложения.
Полусумматор имеет два входа и пригоден, поэтому для использо-
вания только в младшем разряде. Устройство для суммирования двух мно-
горазрядных чисел должно иметь, начиная со второго разряда, три входа.
два для слагаемых Аi и Вi и один для сигнала переноса Рi-1 с предыдущего
разряда.

Рис.3.28

Проведем синтез полного сумматора.


Исходя из таблицы истинности (таблица 3.12), можно записать следующие
логические функции в СДНФ для сигналов суммы и переноса.

S i  Ai B i Pi  1  Ai B i Pi 1  Ai Bi Pi 1 + Ai Bi Pi 1 ; (3.27).

Pi  Ai Bi Pi 1  Ai B i Pi 1  Ai B i Pi 1  Ai Bi Pi 1 (3.28)

Таблица 3.12

Номер Входы Выходы


строки Ai Bi Pi-1 Pi Si
0 0 0 0 0 0
1 0 0 1 0 1
2 0 1 0 0 1
3 0 1 1 1 0
4 1 0 0 0 1
5 1 0 1 1 0
6 1 1 0 1 0
7 1 1 1 1 1

Преобразуем выражения 3.27 и 3.28 к виду, удобному для реализа-


ции на полусумматорах.
Si  ( Ai Bi  Ai Bi )Pi  1  ( Ai Bi  Ai Bi )Pi  1  ( Ai  Bi )  Pi (3.29)

Pi  ( Ai Bi  Ai Bi )Pi  1  Ai Bi ( Pi1  Pi  1 )  ( Ai  Bi )Pi  1  Ai Bi (3.30)

Из выражений (3.29) и (3.30) следует, что полный сумматор можно


представить как объединение двух полусумматоров( рис. 3.29).

Рис. 3.29

Первый полусумматор служит для сложения двух чисел,


принадлежащих одному разряду, и обеспечивает выход промежуточной
суммы S i и переноса Pi . Второй полусумматор складывает перенос
предыдущего разряда Pi  1 с промежуточной суммой S i .
Таким образом, на выходе S второго полусумматора получается
сумма S i для данного разряда с учетом переноса Pi  1 предыдущего.
Перенос Pi для данного разряда получается как логическая сумма
переносов для первого и второго полусумматоров, что реализует логику
работы полного сумматора, так как перенос PI =1 в том случае, если на
двух и более входах будет логическая единица.
Как уже отмечалось, суммирование много-
разрядных чисел может быть последовательное
или параллельное. При последовательном сумми-
рований используется один, общий для всех разря-
дов полный сумматор с дополнительной цепью за-
держки (рис.3.30). Оба слагаемых кодируются по-
следовательностями импульсов, которые синхрон-
но вводятся в сумматор через входы А и В, начиная
с младших разрядов. Цепь задержки обеспечивает
хранение импульса переноса PI на время одного
Рис. 3.30
такта, то есть до прихода пары слагаемых следую-
щего разряда, с которыми он будет просуммирован. Задержку обеспечива-
ет D-триггер (триггер задержки). Для хранения и ввода слагаемых А и В, а
также для преобразования последовательного кода выходных импульсов в
параллельный применяют регистры сдвига. Работа регистров сдвига и
триггера задержки синхронизируется общим генератором тактовых им-
пульсов.
Достоинство последовательных сумматоров - малые аппаратурные
затраты. К недостаткам их следует отнести сравнительно невысокое быст-
родействие, поскольку одновременно суммируется лишь один разряд и
время выполнения операции пропорционально числу разрядов слагаемых.
На рис. 3.31 приведена схема, поясняющая принцип действия
n -разрядного параллельного сумматора с по-
следовательным переносом.
Число сумматоров в схеме равно числу раз-
рядов. Выход переноса каждого сумматора
соединен со входом переноса сумматора бо-
лее старшего разряда. На входе переноса
сумматора первого разряда установлен по-
тенциал U0, поскольку сигнал переноса сюда
не поступает.
Слагаемые Ai и Bi складываются во всех
разрядах одновременно, а перенос поступает
с окончанием операции сложения в преды-
дущем разряде. Быстродействие многораз-
рядных сумматоров подобного вида ограни-
чено задержкой переноса, так как появление
сигнала переноса на выходе старшего разря-
да не может произойти до тех пор, пока сиг-
нал переноса младшего разряда не распро-
страняется последовательно по всей системе.
При большом числе разрядов сумма-
Рис. 3.31 тора применяется групповой перенос. Обра-
зование суммы в каждом разряде внутри
группы происходит при последовательном
переносе, а перенос в следующую группу
снимается не с сумматора старшего разряда, а
с выхода схемы параллельного переноса. Этот
сигнал переноса P4 подается на один из
входов такой же схемы следующей группы, а
также на вход сумматора младшего разряда в
этой группе.

Рис. 3.32

В микросхеме К555 ИМ6 четыре полных одноразрядных сумматора


объединены в схему четырехразрядного сумматора (рис.3.32). Сигнал пе-
реноса последовательно передается с выхода предыдущего разряда сумма-
тора на вход переноса следующего разряда.
Время выполнения операции в данном сумматоре намного больше
времени сложения в одноразрядном сумматоре, т.к. в каждый следующий
разряд единица переноса попадает, проходя все более длинную цепочку
логических элементов.
Чтобы уменьшить время выполнения операции сложения многораз-
рядных чисел используют схемы параллельного переноса. При этом сигна-
лы переноса во всех разрядах одновременно вычисляются по значениям
входных переменных в данном разряде.
Для сигнала переноса из любого i-го разряда справедливо соотноше-
ние
p i  Аi В i   Аi  Вi  pi  1  q i  С i p i  1 (3.31)
где q i -функция генерации переноса
С i -функция распространения переноса
Пользуясь рекуррентным соотношением 3.31 можно вывести сле-
дующие формулы для вычисления сигналов переноса в четырехразрядном
сумматоре:
p1  q1  p0 C 1
p2  q 2  p1C 2  q 2  C 2 q1  p0 C 1C 2
p3  q 3  p2 C 3  q 3  C 3 q 2  C 3 C 2 q1  p0 C 3 C 2 C 1
p4  q 4  p 3 C 4  q4  C 4 q 3  C 4 C 3 q 2  C 4 C 3 C 2 q1   p0 C 4 C 3 C 2 C 1  Q  C

Реализацию этих функций выполняет схема ускоренного переноса, приве-


денная на рис. 3.33

Рис. 3.33

Хотя полученные логические выражения достаточно сложны, время фор-


мирования сигнала переноса в любой разряд с помощью вспомогательных
функций определяется временем задержки распространения сигнала в двух
элементах. Для построения 16-разрядного сумматора используется эта же
схема ускоренного переноса, на которую подаются сигналы Q и C от рас-
смотренного четырехразрядного сумматора.
Особенно необходимо использование ускоренно-
го переноса в сумматорах на МОП транзисторах, от-
личающихся невысоким быстродействием. Вследст-
вие этого в ИМC 164 ИМ I кроме четырехразрядного
сумматора с последовательным переносом содержит-
ся и схема параллельного группового переноса (164
ИП4). Эта ИМС предназначена для совместного при-
менения с ИМС арифметико-логического устройства.
Она может быть использована для формирования ус
Рис.3.34 коренного переноса при построении многоразрядного
сумматора из групп по четыре одноразрядных сумматора в каждой. Ус-
ловное графическое обозначение этой микросхемы приведено на рис.3.34.

3.6. Цифровые компараторы

Цифровыми компараторами называются цифровые узлы,


предназначенные для сравнения двух чисел, заданных в двоичном коде.
Цифровые компараторы также как и сумматоры относятся к
арифметическим устройствам.
Цифровые компараторы, предназначенные для сравнения двух
n-разрядных чисел А и В, имеют 2n входов и 3 выхода F A B , F A B и
F A B . Условное графическое изображение компаратора представлено на
рис, 3.36,а.

Рис. 3.35

Схема компаратора для сравнения одноразрядных чисел А и В представле-


на на рис. 3.35,б. Она представляет собой развернутую логическую струк-
туру элемента "Исключающее ИЛИ-НЕ" с тремя выходами. Из определе-
ния операции "Исключающее ИЛИ (неравнозначность) вытекает, что
функции F А В , F А B , F A B равны:
1 при А  В
F A  B  AB  A B   ;
0 при А  В
1 при А  В А  1 , В  0

 А  0,В  1
F A B  AB   ; (3.32)
 0 при А  В А  0 , В  0
 А  1, В  1

1 при А  В А  0 , В  1

 А  1, В  0
F А В  АВ   .
 0 при А  В А  1 , В  1
 А  0,В  0

Синтезируем компаратор для сравнения двух двухразрядных чисел


А  а 1 а0 и В  b1b0 . Очевидно, A  B , если а 1  b0 . или
а0  b0 при а 1  b1 . Аналогично, A  B , если а 1  b1 или а0  b0 при
а 1  b1 .
Если же а 1  b1 и а 0  b0 , то А  В .
На основании этих правил составим таблицу истинности ( таблица 3.13).

Таблица 3.13

Номер а1 а0 b1 b0 F A B F A B F A B
набора
0 0 0 0 0 1 0 0
1 0 0 0 1 0 0 1
2 0 0 1 0 0 0 1
3 0 0 1 1 0 0 1
4 0 1 0 0 0 1 0
5 0 1 0 1 1 0 0
6 0 1 1 0 0 0 1
7 0 1 1 1 0 0 1
8 1 0 0 0 0 1 0
9 1 0 0 1 0 1 0
10 1 0 1 0 1 0 0
11 1 0 1 1 0 0 1
12 1 1 0 0 0 1 0
13 1 1 0 1 0 1 0
14 1 1 1 0 0 1 0
15 1 1 1 1 1 0 0
На рис. 3.36 приведены карты Карно для функции F А В ,
F А B , F A B

Рис. 3.36

Проведя минимизацию функций, получим:

F A  B  а 1а 0 b1b0  а 1а0 b1 b0  а 1 а0 b1 b0  а 1 а0 b1 b0 
а 1b1 а0 b0  а0 b0   а 1 b1 а0 b0  а0 b0   (3.33)
а1b1  а1b1 а0 b0  а0 b0   а1  b1  а0  b0 
F A  B  а1 b1  а0 b1 b0  а1а0 b0  а1 b1  а0 b1 b0  а1 а0 b0 (3.34)

F A  B  а 1 b1  а 0 а 1b0  а0 b1 b0  а 1 b1  а0 а 1 b0  а0 b0 b1 (3.35)

Схема, соответствующая выражениям (3.33), (3.34) и ( 3.35 ),


приведена на рис. 3.37.Следует отметить, что один из выходов
коммутатора может быть получен как функция двух других. Например,
F A B  F A B  F A B , так как F A B  1 только при условии, что F A B  0
и F A B  0 . При этом сокращается общее число логических элементов в
схеме компаратора (на рис. 3.37 показано пунктиром).
Рис. 3.37

Однако общая глубина схемы и общая временная задержка


увеличиваются. С повышением разрядности сравниваемых чисел
сложность схемы резко возрастает. Потребуется большое количество
логических элементов и с большим числом
входов. Неизбежно возрастает и глубина
схемы.
Цифровые компараторы
выполняются в виде отдельных ИМС. Так,
например, ИМС K56I ИП2 сравнивает два
четырехразрядных двоичных числа и имеет
три выхода F A B , F A B , F A B ,
отображающих неравенство или равенство
двоичных чисел. Условное графическое
изображение ИМС K56I ИП2 приведено на
рис.3.38.
Рис. 3.38
Восемь входов микросхемы используются для приема входных слов
АО-АЗ и ВО-ВЗ. Три входа А > В, А < В, и А = В (каскадирующие входы)
используются при наращивании числа разрядов устройства сравнения.
Если применяется только один корпус K56IИП2 на входы А = В и А > В,
следует подать напряжение, соответствующее логической единице, а на
вход А < В - логического нуля. Логические состояния цифрового
компаратора приведены в таблице 3.14.
Таблица 3.14

Входы сравнения Входы каскадиро- Выходы


вания
A3,B3 A2,B2 A1,B1 A0,B0 A>B A<B A=B QA>B QA<B QA=B
A3>B3 1 0 1 1 0 0
A3<B3 1 0 1 0 1 0
A3=B3 A2>B2 1 0 1 1 0 0
A3=B3 A2<B2 1 0 1 0 1 0
A3=B3 A2=B2 A1>B1 1 0 1 1 0 0
A3=B3 A2=B2 A1<B1 1 0 1 0 1 0
A3=B3 A2=B2 A1=B1 A0>B0 1 0 1 1 0 0
A3=B3 A2=B2 A1=B1 A0<B0 1 0 1 0 1 0
A3=B3 A2=B2 A1=B1 A0=B0 1 0 1 0 0 1
A3=B3 A2=B2 A1=B1 A0=B0 1 0 0 1 0 0
A3=B3 A2=B2 A1=B1 A0=B0 0 1 0 0 1 0
A3=B3 A2=B2 A1=B1 A0=B0 0 0 1 0 0 1
A3=B3 A2=B2 A1=B1 A0=B0 0 1 1 0 1 1
A3=B3 A2=B2 A1=B1 A0=B0 1 1 0 0 1 0
A3=B3 A2=B2 A1=B1 A0=B0 1 1 1 0 1 1
A3=B3 A2=B2 A1=B1 A0=B0 1 0 0 0 0 0

Расширяющие (каскадирующие) входы компараторов позволяют


наращивать разрядность сравниваемых чисел без дополнительных
логических элементов.

Рис. 3. 39

При этом компараторы соединяют последовательно (каскадно) или


параллельно (пирамидально).
На вход I A B подается сигнал логической единицы. На входы I A B
и I A B компаратора
младших разрядов (D1)
подается сигнал
логической единицы, а на
вход I A B - логического
нуля. В этом случае
обеспечивается
функционирование
компараторов согласно
таблице 3.14.
Схема каскадного
соединения двух
компараторов K56I ИП2
обеспечивает сравнение
восьмиразрядных слов.
На рис.3.40 приведена
схема сравнения 20-
разрядных чисел при
параллельном
(пирамидальном)
соединении компараторов.
В этой схеме выходы
Q A B и Q A B
компараторов
D5 , D4 , D3 , D2 первой

ступени соединяются со входами, соответственно Ai и Bi компаратора


D6 второй ступени, а выходы Q A B и Q A B компаратора D1 со входами
I A B и I A B компаратора D6 .
На расширяющие входы компараторов первой ступени для
обеспечения их нормального (согласно таблицы 3.14) функционирования
подаются сигналы I A B = I A B =1 и I A B =0.
При параллельном способе соединения компараторов
быстродействие схемы сравнения значительно выше, чем при каскадном
соединении, так как задержки в случае каскадного соединения
суммируются.
ГЛАВА 4. ПОСЛЕДОВАТЕЛЬНОСТНЫЕ ЦИФРОВЫЕ УЗЛЫ

4.1. Основная модель последовательностного цифрового узла

В состав последовательностного цифрового узла, кроме комбинаци-


онных ЛЭ, входят элементы памяти. Поэтому для определения совокупно-
сти значений выходных сигналов необходимо знать начальное состояние
узла и совокупность сигналов на входе.
Математической моделью устройств, обладающих рассмотренным
типом зависимости между входными и выходными сигналами, является
конечный автомат. Конечный автомат, как абстрактная математическая
модель устройства, применим для изучения функциональных свойств циф-
ровых устройств.
Конечным автоматом называется устройство, для которого опре-
делены:
дискретное время t, принимающее целые положительные значения
(t=0,1,2,….);
конечное множество ( Xn-1, Xn-2,... X1, Xo ) возможных значений
входного сигнала Х(t), называемое входным алфавитом автомата;
конечное множество внутренних состояний Qi(t) = ( qk-1, qk-2, … q1,
q0 );
функция переходов ( возбуждения ) Fп, определяющая состояние, в
которое перейдет автомат в момент t+1 , если известно его состояние и
значение входного сигнала в момент t;
функция выходов Fвых , выражающая зависимость значения выход-
ного сигнала автомата от его внутреннего состояния и значения входного
сигнала в момент t.
Обозначая текущее состояние автомата через Q( t ), функции
Q( t+1 ) и Y( t+1 ) можно записать в следующем виде:
Q ( t 1 )  F n ( Q i( t ) , X ( t ) ) ,
( 4.1
Y ( t  1 )  F вых ( Q i ( t ) , X ( t ) )
)
Зная конкретный вид функций Fn и Fвых для любого начального со-
стояния Q( 0 ) и входного сигнала X( t ), можно найти последовательность
состояний Qi( t ) и выходной сигнал Y( t ).
Автоматы, используемые в цифровой технике, обычно имеют дво-
ичные входы и выходы. Такие автоматы называются цифровыми автома-
тами (ЦА).
Функциональная схема асинхронного цифрового автомата приведена
на рис.3.1. Она состоит из комбинационного цифрового узла и элементов
памяти D0, D1, …, Dk-1. В синхронных ЦА элементы задержки синхронные,
т.е. значения qk изменяются только в дискретные моменты времени t = 1, 2,
3 … , а в промежутках между этими моментами сигналы qk ( t+1 ) не изме-
няют состояние элементов памяти. Для выполнения этого условия на эле-
менты памяти подаются тактовые (синхронизирующие) импульсы С.
Фундаментальным результатом теории конечных автоматов, опреде-
ляющим методы синтеза последовательностных цифровых устройств, яв-
ляется возможность разложения произвольного конечного автомата на со-
вокупность взаимодействующих автоматов простейшего типа, обладаю-
щих одним или двумя внутренними состояниями.

Рис.4.1

П р и м и т и в н ы м или автоматом без памяти называется ЦА с од-


ним внутренним состоянием. Его функция переходов вырождается в тож-
дественную функцию, а функция выходов – в систему переключательных
функций входных двоичных переменных, т.е.

Y0 = Fвых 0 ( xm-1, xm-2, . . . , x1, x0 )


Y1 = Fвых 1 ( xm-1, xm-2, . . . , x1, x0 )
Y2 = Fвых 2 ( xm-1, xm-2, . . . , x1, x0 ) ( 4.2 )
.
.
.
Yn-1 = Fвых n-1 ( xm-1, xm-2, . . . , x1, x0 ),
где m и n – число входов и выходов двоичных переменных.

Примитивный автомат реализуется в виде комбинационной логиче-


ской схемы (КЦУ), представляющей собой соединение логических элемен-
тов без цепей обратной связи.
Элементарным называется ЦА с двумя внутренними состояниями.
Эти состояния кодируются двоичной переменной Q, совпадающей со зна-
чением выходной переменной, т.е. функция выходов элементарного ЦА
вырождается в равенство
Y( t 1)  Q(t 1) , т .е . Fвых  1. ( 4.3 )
Схемной реализацией элементарного ЦА является триггер.
Элементарные автоматы отличаются друг от друга числом входов и видом
функции переходов. При синтезе цифровых устройств обычно используют
относительно небольшое число элементарных автоматов. В принципе для
построения произвольного автомата достаточно иметь всего один элемен-
тарный автомат, функция переходов которого удовлетворяет условию пол-
ноты. Это условие состоит в том, что для любого состояния существует
входной сигнал, переключающий автомат в новое состояние, и сигнал, ос-
тавляющий это состояние неизменным.
Реальные ЦА в отличие от абстрактных конечных автоматов рабо-
тают в непрерывном времени. Переход от дискретного времени абстракт-
ного автомата к непрерывному времени реального составляет важный раз-
дел теории автоматов.
По способу задания дискретного времени цифровые автоматы де-
лятся на асинхронные и синхронные.
В асинхронных ЦА после каждого изменения входного сигнала
имеет место переходный процесс, состоящий в последовательном пере-
ключении связанных между собой ЛЭ, и этот процесс заканчивается пере-
ходом ЦА в новое стационарное состояние. В этом состоянии ЦА будет
находиться до следующего переключения входного сигнала.

а) б)
Рис. 4.2
Время, в течение которого ЦА будет оставаться в стационарном со-
стоянии, не влияет на характер процессов при следующих переключениях,
т.к. в потенциальных ЛЭ отсутствуют динамические элементы памяти.
Поэтому можно принять временной интервал между двумя соседними пе-
реключениями на входе равным единице. Тогда к началу каждого очеред-
ного переключения условное (дискретное) время принимает целочислен-
ное значение, для которого состояние ЦА известно, поскольку к моменту
нового переключения, как предполагалось, переходный процесс предыду-
щего переключения уже завершен. На рис.4.2 приведен порядок определе-
ния дискретного времени для асинхронного устройства с тремя двоичными
входными переменными х0 , х1 и х 2 , временные диаграммы которых при-
ведены на рис.4.2,а.
Моменты времени, в которые происходит переключение, пронуме-
рованы цифрами 1 - 5. Полагая временные интервалы между соседними
переключениями равными единице, перейдем к условному времени t I при
котором переключение входных переменных происходит при целочислен-
ных значениях t I (рис.4.2,б).
В синхронных ЦА переключение происходит в момент подачи спе-
циального сигнала синхронизации (синхроимпульса), определяющего дис-
кретное время, причем состояние в которое перейдет ЦА определяется
сигналами на других входах.
Входы ЦА называются статическими, если на процессы его пере-
ключения влияет только значение входной переменной. Статический вход
ЦА называется управляющим, если изменение значения переменной х на
этом входе не может вызвать переключения ЦА, а лишь управляет харак-
тером воздействия на процессы переключения со стороны других входов.
Входы ЦА называются динамическими, если на процессы его пере-
ключения влияет только изменение значения входной переменной.
Статические и динамические входы могут быть прямыми и инверс-
ными. Условные обозначения прямого и инверсного статического и дина-
мического входов приведено на рис.4.3. Статический вход называется
прямым, если переключение ЦА осуществляется сигналом логической
единицы, и инверсным, если переключение ЦА осуществляется сигналом
логического нуля (рис.4.3,а).

x xX
x

а б
Рис.4.3
Динамический вход называется прямым, если переключение ЦА
осуществляется положительным фронтом входного сигнала, и инверсным,
если переключение ЦА осуществляется спадом входного сигнала
(рис.4.3,б).
Совокупность входов называется совокупностью установочных
входов, если допустимые комбинации значений переменных xm-1, xm-2, . . . ,
x1, x0 на этих входах можно отнести к одному из трех видов: пассивные,
установки 0 и 1, запрещенные.

4.2. Особенности синтеза последовательностных цифровых узлов

Последовательностный ЦУ (ЦА) может быть задан:


1.Словесным описанием;
2.Табицей истинности;
3.Аналитическим способом, в виде аналитических выражений для Fn и
Fвых;
4.Графически, в виде графа внутренних состояний, переходов и выходов;
5.Временными диаграммами.
Синтез ПЦУ включает в себя следующие этапы:
- формулировка за уточнение технических требований к работе син-
тезируемого ПЦУ;
- построение графа ПЦУ (таблицы истинности);
- определение требуемого количества внутренних состояний Q и ко-
личества элементов памяти р на основании соотношения
p  log 2 Q , (4.4)
где скобки   означают округление до большего целого;
- кодирование внутренних состояний ПЦУ;
- выбор типа логических элементов и элементов памяти, на которых
будет выполняться синтезируемый ПЦУ;
- построение таблицы переходов, выходов и возбуждающих функ-
ций, управляющих состоянием элементов памяти;
- получение аналитических выражений для функций возбуждения и
выходов, их минимизация и запись минимизированных функций в
сооветствии с выбранным базисом;
- составление по полученным выражениям функциональной схемы
синтезируемого узла;
- выбор промышленной серии интегральных микросхем;
- составление принципиальной схемы ПЦУ на выбранных ИМС.
К основным последовательностным цифровым узлам относятся
триггеры, регистры и счетчики.
Выходные переменные ПЦУ, как было указано выше, определя-
ются как значениями входных переменных в данном такте работы узла,
так и состояниями элементов памяти. При N элементах памяти макси-
мальное число внутренних состояний равно 2N. В некоторых случаях
часть возможных состояний исключается и ЦУ имеет число внутренних
состояний меньшее, чем 2N .
Как правило, в последовательностных ЦУ в качестве элементов
памяти используются статические триггеры, которые являются элемен-
тарными ЦА.

4.3. Триггер как элементарный цифровой автомат

Потенциальный триггер представляет собой два инвертирующих


усилителя, замкнутых в кольцо положительной обратной связи и имеет
два состояния устойчивого равновесия. В качестве инвертирующих уси-
лителей могут быть использованы усилители (ключи) на транзисторах
или интегральные логические элементы И-НЕ или ИЛИ-НЕ. Переключе-
ние триггера осуществляется подачей внешних сигналов управления, ко-
торые определяются типом триггера. Выходные сигналы триггера будем
обозначать Q (прямой выход) и Q (инверсный выход).
Состояние триггера характеризуется значениями сигналов на пря-
мом Q и инверсном Q выходах. Такие выходы называют парафазными.
Будем считать, что триггер находится в единичном состоянии, если
Q  1 и Q  0 и в нулевом,если Q  0 и Q  1 .
Триггер может сохранять одно из двух устойчивых состояний, в
котором он находится, бесконечно долгое время, поэтому он сам являет-
ся элементом памяти.
Наличие двух устойчивых состояний позволяет считать триггер
элементарым ЦА.
Триггеры могут быть асинхронными и синхронными (тактируе-
мыми).
Асинхронными называются триггеры, опрокидывание которых
происходит в момент поступления на входы определенной комбинации
входных информационных сигналов.
Синхронными называются триггеры, опрокидывание которых про-
исходит в момент поступления на тактовый (синхронизирующий) вход
тактового импульса С при определенной для данного триггера комбина-
ции входных информационных сигналов. В синхронных триггерах, на-
ряду с информационными входами, имеется один или несколько синхро-
низирующих входов С, на которые подаются периодические последова-
тельности тактовых импульсов.
Синхронизирующие сигналы (импульсы) поступают на вход С
только в дискретные моменты времени: t 1 , t 2 ,..., t n1 , t n , t n1 ,.... Сигналы
запуска триггера на информационных входах могут изменяться не толь-
ко в эти моменты времени, но и в промежутках между ними. Главное,
чтобы к моменту прихода сигнала синхронизации на информационные
входы подавалась заданная комбинация запускающих сигналов.
Условимся символами X n , C n , Q n обозначать соответственно
значения входных, тактовых (синхронизирующих) и выходных сигналов
триггера, действующих в интервале t n  t  t n  1 , т.е. в n-м такте. Тогда
Q n  1 - значение сигнала на выходе Q триггера в (n-1)-м такте.
Правило работы триггера задается в виде таблицы переходов
(истинности) или в виде логической функции набора входных сигналов и
предшествующего состояния триггера:

 
Q n  f Q n1 , X 1n , X 2n ,..., C n .

Для реализации подобных логических функций в схему включают наря-


ду с собственно триггером и логическую схему управления. При рас-
смотрении триггера на дискретных элементах мы различаем собственно
триггер и схему запуска, от которой зависят функции, выполняемые
триггером.

4.4.Потенциальные триггеры на ИЛЭ

В различных сериях интегральных узлов, выпускаемых промыш-


ленностью представлено несколько типов триггеров, отличающихся друг
от друга как по схеме, так и по назначению. Обычно собственно триггер
и логическая схема, управляющая его входами, создаются на одной
кремниевой пластине и составляют конструктивно один модуль.
Рассмотрим таблицу переходов триггера с раздельным запуском по
входам S “включено” или R “выключено” (таблица 4.1)
В таблице за исполнительное значение входного сигнала принята
1, а за нейтральное – 0. На последних двух наборах значение выходного
сигнала Q n триггера неопределенное, т.к. на оба его входа поступают
одновременно исполнительные значения сигналов. Неопределенность
перехода отображаются в таблице знаком факультатива Ф.
Составим на основании таблицы 4.1 карту Карно для функции Q n
(рис. 4.4,а).
Столбец карты Карно при комбинации входных сигналов
n n
S R  11 называется столбцом неопределенности.
Доопределение функции на факультативных наборах позволяет
получить 4 возможных состояния столбца неопределенности (рис. 4.4,б).
При синтезе триггера на ИЛЭ в соответствии с картой Карно (рис.
4.4,а) и первым состоянием столбца неопределенности получим схему
RS-триггера с инверсными входами, вторым состоянием – RS-триггера с
прямыми входами, третьим – Е-триггера, четвертым – JK-триггера.
Таблица 4.1

Номер
Sn Rn Qn1 Qn Реакция триггера
набора
0 0 0 0 0 Хранение 0
1 0 0 1 1 Хранение 1
2 0 1 0 0 Подтверждение 0
3 0 1 1 0 Сброс в 0
4 1 0 0 1 Установка 1
5 1 0 1 1 Подтверждение 1
6 1 1 0 Ф Неопределен-
ность
7 1 1 1 Ф Неопределен-
ность

Рис. 4.4

Эти типы триггеров на ИЛЭ являются основными, имеющими два ин-


формационных входа. Е-триггеры широкого применения не получили и
не реализуются промышленностью в интегральном исполнении ни в од-
ной из серий ИМС. Однако для устранения запрещенной комбинации
S  R  1 для RS-триггера с прямыми входами может быть использована
управляющая схема, применяемая в Е-триггере. По одному информаци-
онному входу имеют Т-триггер (триггер со счетным входом) и D-триггер
(триггер задержки). Перечисленные типы триггеров могут быть как
асинхронными, так и синхронными.

4.4.1. RS-триггеры

Простейшим триггером является RS-триггер. На основе RS-


триггера с использованием различных схем управления строятся другие,
более сложные типы триггеров.
Асинхронный RS-триггер с инверсными входами.

Для синтеза этого триггера доопределим искомую функцию, пола-


гая ее равной единице на факультативных наборах. Карта Карно этой
функции представлена на рис. 4.5.
Проведя минимизацию по методу
карт Карно, получим:
Q n  S n  R n  Q n 1 .
Для реализации триггера на ИЛЭ И-НЕ
преобразуем выражение (4.5), используя
теорему де Моргана. Получим
Рис.4.5 Qn  S n  R nQ n1  S n  
R n
Q n1
(4.5)
 
Q n 1

Обозначая R n Q n 1 через Qn , получим функциональную схему


триггера (рис. 4.6,а), соответствующую выражению 4.5. УГО этого
триггера приведено на рис. 4.6,б.

Рис. 4.6

Из функциональной схемы триггера можно получить выражение для Qn ,


которое можно записать в следующем виде

Q n  R n  S n Q n1 (4.6)

Порядок опрокидывания RS-триггера на ИЛЭ И-НЕ приведен в


таблице 4.2. Как видно из таблицы, переключение триггера в состояние
Q n  1 происходит при S n  0 и R n  1 , а в состояние Q n  0 - при
S n  1 и R n  0 в силу того, что информационные входы являются ин-
версными. При S n  R n  1 триггер сохраняет свое состояние
( Q n  Q n1 ). Комбинация входных сигналов S n  0 и R n  0 является
запрещенной для данного триггера.
Таблица 4.2

Sn Rn Qn
0 0 запр.
0 1 1
1 0 0
1 1 Qn1
Рассмотренный триггер на ИЛЭ И-НЕ называют RS-триггером с
инверсными входами ( S , R ), т.к. он управляется сигналами, соответст-
вующими логическому 0.
Для нормального функционирования триггера должно выполнять-
ся условие S n R n  0 .

Асинхронный RS-триггер с прямыми входами.

Доопределим искомую функцию Q n , полагая ее равной 0 на фа-


культативных наборах. Карта Карно полученной функции представлена
на рис.3.7.
Проведя минимизацию, получим:
 
Qn  SnRn  RnQn1  Rn Sn  Qn1 . (4.7)

Для реализации триггера на ИЛЭ ИЛИ-


НЕ преобразуем выражение (4.7), ис-
пользуя теорему де Моргана.
Рис.4.7 Получим:
Qn  Rn  SQ.
n n 1
(4.8)
Qn

Рис. 4.8
Функциональная схема триггера, соответствующая выражению
(4.8), приведена на рис. 4.8,а, а УГО этого триггера – на рис. 4.8,б.
Порядок переключения RS-триггера на ИЛЭ ИЛИ-НЕ приведен в
таблице 4.3.
Таблица 4.3
n
S R n
Qn
0 0 Qn1
0 1 0
1 0 1
1 1 запр.

Переключение данного триггера в состояние Q n  1 осуществляет-


ся при S n  1 и R n  0 , а в состояние Q n  0 - при S n  0 и R n  1 .
Триггер сохраняет исходное состояние при S n  R n  0 . Комбинация
входных сигналов S n  R n  1 является запрещенной.
Рассмотренный триггер на ИЛЭ ИЛИ-НЕ называют RS-триггером
с прямыми входами S и R в силу того, что он управляется силами, соот-
ветствующими логической 1. Для нормального функционирования триг-
гера, так же, как и в RS-триггере с инверсными входами, должно выпол-
няться условие S n R n  0 .
В рассмотренных асинхронных RS-триггерах управляющие сигна-
лы воздействуют на триггер непосредственно с началом своего появле-
ния на входах. В современных цифровых устройствах срабатывание всех
триггеров должно происходить строго одновременно по тактовым (син-
хронизирующим) импульсам. Такие RS-триггеры называются синхрон-
ными.

Синхронные RS-триггеры

На рис. 4.9 представлены схемы синхронных RS-триггеров на ИЛЭ


ИЛИ-НЕ (рис.4.9,а) и И-НЕ (4.9,б). В этих схемах управляющие сигналы
поступают на входы S и R собственно триггера не непосредственно, а
через схему управления, состоящую из двух ИЛЭ.
Синхронные RS-триггеры имеют три входа: сигнальные входы S, R
и синхронизирующий вход С. Кроме того, такие триггеры могут иметь
еще установочные входы S' и R'. Они являются входами собственно
триггера и предназначены для приоритетной установки триггера в ис-
ходное состояние (1 или 0), независимо от комбинации сигналов на вхо-
дах S, R и С.
При наличии на входе С триггера разрешающего значения синхро-
сигнала ИЛЭ схемы управления обеспечивают передачу информацион-
ных входных сигналов на входы S' и R' собственно триггера. Если син-
хросигнал имеет запрещающее значение, то ИЛЭ схемы управления
обеспечивают на входах S' и R' собственно триггера нейтральные сигна-
лы, благодаря чему триггер сохраняет предыдущее состояние.

Рис. 4.9

Особенностью синхронных RS-триггеров, представленных на рис.


4.9, является применение в схеме управления инвертирующих ИЛЭ
(ИЛИ-НЕ, И-НЕ), приводящее к изменению исполнительных значений
управляющих сигналов по сравнению с асинхронными RS-триггерами,
собранными на аналогичных ИЛЭ.
Порядок переключения синхронных RS-триггеров, приведенных на
рис. 4.9,а и рис. 4.9,б приведен, соответственно, в таблицах 4.4 и 4.5.

Таблица 4.4
С S n
R n
Qn
0 0 0 запр.
0 0 1 1
0 1 0 0
0 1 1 Qn1
1 0 0 Qn1
1 0 1 Qn1
1 1 0 Qn1
1 1 1 Qn1
Таблица 4.5

С Sn Rn Qn
0 0 0 Qn1
0 0 1 Qn1
1 0 Qn1
0 1 1 Qn1
1 0 0 Qn1
1 0 1 0
1 1 0 1
1 1 1 запр.

Рассмотренные RS-триггеры реагируют на исполнительное значе-


ние входных информационных сигналов сразу же после их подачи, т.е.
по переднему фронту сигналов (в синхронных триггерах – с появлением
синхроимпульсов). Такие триггеры называются одноступенчатыми и
имеют на УГО в основном поле одну букву Т. Одноступенчатые тригге-
ры не могут быть использованы для построения нашедших широкое
применение в цифровой технике однотактных регистров и счетчиков, в
которых триггеры соединяются последовательно друг с другом. При
распространении сигналов по этой цепочке происходит передача инфор-
мации от триггера к триггеру. Так, например, в регистрах с приходом
синхроимпульса каждый триггер Ti цепочки принимает состояние пре-
дыдущего триггера Ti  1 и должен сохранить это состояние до прихода
синхроимпульса следующего такта. С помощью одноступенчатых триг-
геров осуществить такую передачу сигналов невозможно.
Для решения этой задачи применяются двухступенчатые триггеры.
Двухступенчатые триггеры состоят из двух триггеров первой и второй
степени. Триггер первой ступени предназначен для приема (записи) ин-
формации и передачи ее в триггер второй ступени в промежутке между
тактовыми импульсами.
Внутренние связи между триггерами первой и второй ступени
обеспечивают следующий порядок работы в каждом такте:
- запись входной информации в запоминающий триггер первой сту-
пени с одновременным блокированием входов триггера второй ступени
и сохранением его исходного состояния Q n  1 ;
- блокирование входов триггера первой ступени с одновременной
перезаписью информации из нее в разблокированную вторую ступень.
Проще всего это достигается разделением такта на две части и
применением в каждой ступени синхронных триггеров. При этом осуще-
ствляется двухтактное управление двухступенчатой схемой триггера
(рис. 4.10,а). В этой схеме периодическая последовательность синхроим-
пульсов С1 первого полутакта разблокирует вход синхронного триггера
первой ступени, обеспечивая запись информации в него, а периодиче-
ская последовательность синхроимпульсов С 2 второго такта – переза-
пись информации в триггер второй ступени. Недостатком этой схемы
является необходимость формирования двух последовательностей полу-
тактовых импульсов.

Рис. 4.10

Осуществлять управление двухступенчатым триггером одной так-


товой последовательностью синхроимпульсов можно, если между син-
хроимпульсов первой и второй ступеней включить инвертор (рис.
4.10,б).
В этой схеме при поступлении синхроимпульса С  1 первая сту-
пень будет разблокирована, а вторая заблокирована, т.к. на ее входе дей-
ствует синхросигнал С  0 . После окончания синхроимпульса вторая
ступень окажется разблокированной и информация, записанная в первой
ступени, перепишется в нее.
Так как информация в двухступенчатом триггере снимается с вы-
хода триггера второй ступени, то, в отличие от одноступенчатых, дву-
ступенчатые триггеры срабатывают после спада синхроимпульса, т.е. в
них осуществляется задержка опрокидывания на время, равное длитель-
ности синхроимпульса.
Широкое применение получил другой способ построения схем
двухступенчатых триггеров, в которых отсутствует дополнительный ин-
вертирующий элемент (рис. 4.11,а). В этой схеме триггер первой ступени
блокируется и разблокируется синхроимпульсом С, а управление тригге-
ром второй ступени осуществляется сигналами, снимаемыми с выходов
схем управления первой ступенью. Таким образом, первая ступень пол-
ностью управляет работой второй, что привело к появлению в иностран-
ной литературе названия данного триггера "хозяин – раб" (англ. master -
slave) или MS-триггер. Такие триггеры называют также двухступенча-
тыми триггерами с запрещающими связями.

Рис. 4.11

Блокирование второй ступени триггера осуществляется сигналами


запрещающих связей ЗАПР.S и ЗАПР.R. При значениях синхросигнала
С  1 и входных сигналов S  0 и R  1 или S  1 и R  0 один из за-
прещающих сигналов равен 0. В этом случае первая ступень разблокиро-
вана и примет входную информацию, вторая же ступень заблокирована
нулевым значением одного из запрещающих сигналов и сохраняет свое
предыдущее состояние.
Если значение синхросигнала С  0 , то произойдет блокирование
триггера первой ступени. Сигналы же запрещающих связей будут еди-
ничными (ЗАПР.S = ЗАПР.R = 1), что приведет к разблокированию вто-
рой ступени и перезаписи в нее информации, записанной ранее в первую
ступень.
И, наконец, если значение синхросигнала С  1 , а входные сигна-
лы имеют нейтральные значения S  0 и R  0 , то обе ступени будут
разблокированы. Но изменения состояний первой и второй ступеней не
произойдет, т.е. триггер сохранит исходное состояние, соответствующее
состоянию в предыдущем такте.
Условное графическое обозначение двухступенчатого RS-триггера
приведено на рис. 4.11,б. Оно отличается от УГО одноступенчатого
триггера наличием двух Т в основном поле.
Можно показать, что среднее время задержки опрокидывания од-
ноступенчатого асинхронного RS-триггера (разрешающее время) опре-
деляется соотношением:
t зд тр ср  2 t зд рас ср , (4.9)
а для синхронного одноступенчатого триггера
t зд тр ср  3 t зд рас ср . (4.10)
Поэтому максимальная частота следования синхроимпульсов
FC max с учетом (4.10) определяется соотношением:
1
FC max  . (4.11)
3 t зд рас ср
Для двухступенчатых синхронных RS-триггеров максимальная
частота FC max следования синхроимпульсов должна быть в 2 раза
меньше.
1
FC max  . (4.12)
6 t зд рас ср
Для устойчивого срабатывания асинхронного RS-триггера дли-
тельность информационных сигналов на входах S и R должна быть не
меньше суммарной задержки переключения триггера, т.е.
t n  t зд тр ср  2 t зд рас ср . (4.13)
В виде самостоятельных ИМС RS-триггеры выпускаются про-
мышленностью в ряде серий. Например, ИМС К555ТР2 и К561ТР2. Ка-
ждая из ИМС содержит по 4 RS-триггера.

4.4.2. JK-триггеры

Подставив в столбец неопределенности значения Q n , соответст-


вующие JK-триггеру, получим карту Карно переходов триггера (рис.
4.12,а).

Рис. 4.12

Проведя минимизацию по единицам (рис. 4.12,б) и нулям (рис.


4.12,в), получим выражения для Q n и Q n :

Q n  S n Q n1  R n Q n1 ,
(4.14)
Q n  R n Q n  1  S n Q n 1 .

Преобразуя выражения (4.14) для реализации схемы триггера на


ИЛЭ И-НЕ, получим:
Q n  S n Q n  1  R n Q n 1 ,
(4.15)
Q RQ
n n n1
S Q
n n1
.

Сравнивая выражения (4.15), с (4.5) и (4.6), можно отметить, что


эти выражения идентичны при обозначениях S n  S n  Q n 1 и
R n  R n  Q n  1 .
Если реализовать выражения для S n и R n на ИЛЭ И-НЕ, то полу-
чим триггер с прямыми входами S n и R n . Чтобы отличить входные сиг-

налы JK-триггера от входных сигналов S n и R n внутреннего RS-
триггера, их обозначают, соответственно, S n через J (от англ. jump – пе-
реброс) и R n через К (от англ. keep – сохранять). Таким образом, вход J
имеет то же назначение, что и вход S, а вход K – что и вход R.
Функциональная схема JK-триггера, соответствующая выражени-
ям (4.15), приведена на рис. 4.13,а.

Рис. 4.13

Элементы временной задержки, введенные дополнительно в схеме


на рис. 4.13, предназначены для стабилизации состояний триггера и не-
посредственно на его функциональные свойства не влияют. Они предна-
значены для создания временного сдвига между моментом ввода вход-
ной информации J n и K n и началом формирования выходной Q n и Q n .
Без элементов задержки во время действия входной комбинации
J n  K n  1 при t и вх  t зд тр ср началась бы генерация, т.к. с каждой сме-
ной выходных сигналов на входах оставалась бы комбинация, вызываю-
щая новое опрокидывание триггера, что отражает таблица переключений
JK-триггера (таблица 4.6).
Исключение запрещенной для RS-триггера комбинации входных
сигналов S n  R n  1 обеспечивается в JK-триггере наличием обратных
связей с выхода Q на вход К и с выхода Q на выход J.
Таблица 4.6

Jn Kn Qn
0 0 Qn1
0 1 0
1 0 1
1 1 Qn

Схема синхронного одноступенчатого JK-триггера приведена на


рис. 4.13,б.
Эффективное устранение генерации осуществляется в двухступен-
чатом JK-триггере. В этом триггере элементы задержки не при-
меняются. Устойчивая работа обеспечивается последовательным опро-
кидыванием первой и второй ступеней. Двухступенчатые JK-триггеры
строятся так же, как и двухступенчатые RS-триггеры. Функциональная
схема синхронного двухступенчатого JK-триггера с установочными вхо-
дами S , R и его УГО приведены на рис. 4.14,а,б.

Рис. 4.14

Установка триггера в единичное или нулевое состояние произво-


дит по инверсным установочным входам S и R сигналами нулевого
уровня независимо от сигналов, подаваемых на входы J, K и С.
Триггеры JK –типа производятся во многих сериях ИМС (133, 155,
533, 555, 1533, 561, 564, 1561, и др.) и обозначаются условно буквами ТВ
на корпусе ИМС.
Например: К155ТВ1, К555ТВ6, К564ТВ1.
JK-триггер является универсальным триггером. Кроме того, что он
полностью выполняет функции RS-триггера, из него, как будет показано,
можно получить и другие типы триггеров, например, Т- и D-триггеры.
4.4.3. D-триггеры

Триггер D-типа, или триггер задержки (от английского слова delay


– задержка), представляет собой синхронный триггер (ИМС асинхрон-
ных D – триггеров не производятся) с одним информационным входом D
и входом синхронизации С. Помимо входа С у D-триггера может быть
дополнительный вход V, равнозначный со входом С и разрешающий
(при V  1 ) запись информации. Такой триггер называют DV-триггером.
Возможные состояния D-триггера приведены в таблице 4.7.
Как следует из таблицы 4.7, сигнал на выходе Q триггера в n-м
такте при С n =1 соответствует сигналу на входе D в этом же такте.

Qn  Dn . (4.16)

Таблица 4.7

Сn Dn Qn1 Qn
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 1
1 1 1 1

Поэтому D-триггер в ряде случаев называется триггером данных


(data – данные) и применяется для записи и
хранения двоичной информации.
Синтезируем синхронный D-триггер,
исходя из таблицы его состояний. Карта
Карно переходов триггера представлена на
рис. 4.15.
Проводя минимизацию по методу
карт Карно с учетом введения третьего
Рис. 4.15 контура для устранения опасных состязаний в
синтезируемой схеме триггера, получим:
Q  C D n  C nQ n1  D nQ n1 
n n

. (4.17)
 C n D n  C n  D n   Q n  1
Для реализации D-триггера на ИЛЭ И-НЕ преобразуем выражение
(4.17), используя теорему де Моргана.
Тогда
Q n  C n D n  C n D nQ n1 . (4.18)
Сравнивая полученное выражение (4.18) с (4.6), можно отметить,
что эти выражения идентичны при
S n  C n Dn и R n  C nD n . (4.19)
Преобразуем выражение R  C D для того, чтобы использовать
n n n

реализацию S n  C n D n
R n  C n D n  C n D n  С nC n  C n C n  D n   C n Dn C n . (4.20)
Функциональная схема синхронного D-триггера на основе RS-
триггера с инверсными входами с учетом выражений (4.19) и (4.20) пред-
ставлена на рис. 4.16,а.

Рис. 4.16

УГО синхронного одноступенчатого


D-триггера приведено на рис. 4.16,б.
Пунктиром на схеме показан разрешающий
вход V, характерный для синхронного DV-
триггера.
В D-триггере задержка изменения
информации на выходе Q осуществляется от
момента подачи сигнала на вход D до
момента прихода синхроимпульса (С=1).

Примером реализации такого D-


триггера может служить микросхема
Рис.4.17 К555ТМ7, УГО которой приведено на рис.
4.17. ИМС содержит четыре синхронных D-
триггера, функциональная схема которых приведена на рис. 4.16,а.
Для построения счетчиков и делителей частоты применяются D-
триггеры, у которых процессы во входных и выходных цепях разделены
во времени. Для этой цепи применяют двухступенчатые D-триггеры и D-
триггеры с прямым динамическим входом.
На рис. 4.18,а представлена функциональная схема двухступенча-
того D-триггера на основе двух RS-триггеров с инверсными входами.
При С=1 информация со входа D записывается в первую ступень, вторая
же ступень закрыта сигналом логического нуля, снимаемого с выхода
одного из логических элементов схемы управления DD1 первой ступени.
При перепаде 1  0 сигнала на входе С информация переписывается во
вторую ступень и появляется на ее выходах. На УГО этого триггера рас-
смотренная особенность отражена указанием инверсного динамического
характера входа С (рис. 4.18,б).
На триггерах, приведенных на схеме (рис. 4.18,а) построены мно-
гие микросхемы регистров сдвига с однотактным управлением.

Рис. 4.18

D-триггеры с прямым динамическим входом построены по прин-


ципу самоблокировки (автоблокировки) от воздействия сигнала на входе
D после установления состояния триггера, осуществляемого положи-
тельным перепадом синхронизирующего сигнала (рис. 4.19,а). По тако-
му принципу построены ИМС триггеров, обозначаемых ТМ в различных
сериях. Например: К155ТМ2, К555ТМ2, К561ТМ2 и т.д. УГО такого
триггера приведено на рис. 4.19,б.
Процесс перехода триггера (рис. 4.19,а) в новое состояние состоит из
двух этапов.
На первом этапе (подготовки) при С=0 логические элементы D2.2
и D3.2 заблокированы и сигналы на их выходах, соответственно, равны:
S  1 и R  1 . При этом RS-триггер с инверсными входами на логиче-
ских элем6ентах D1.1 и D1.2 сохраняет свое состояние неизменным. Со-
стояние логических элементов D3.1 и D2.1 на этапе подготовки опреде-
ляется значением сигнала на входе D. Так, на выходе D3.1 сигнал равен
логической единице, а на выходе D2.1 – логическому нулю при D=0.
Второй этап (установки) начинается в момент изменения сигнала С
из 0 в 1. При этом, если D=0, на выходе D3.1 имеет место логическая
единица, а на выходе D3.2 – логический ноль, т.е. R  0 . Так как на вхо-
дах логического элемента D2/1 действуют сигналы, соответствующие
логической единице, то на его выходе – логический ноль, а, следователь-
но, на выходе элемента D2.2 – логическая единица, т.е. S  1 . При таком
сочетании входных сигналов RS-триггер с инверсными входами устано-
вится в состояние Q=0, Q  1 , т.е. Q n  D n  1 . При D=1 триггер устанав-
ливается в состояние Q=1, Q  0 .

Рис. 4.19

Важным моментом в работе данного триггера является блокировка


цепей передачи сигнала D на вход триггера (D1.1 – D1.2) сразу после пе-
реключения логических элементов D2.2 и D3.2. При установке триггера
в состояние Q=0 блокируется элемент D3.1, т.е. на его входе постоянно
действует сигнал "0", а при Q=1 – блокируется D2.1. В результате бло-
кировки автоматически фиксируются значения сигналов на входе триг-
гера S и R , возникающие в момент подачи положительного перепада
синхроимпульса, т.е. фактически имеет место автоблокировка.
Для правильной работы триггера необходимо, чтобы входная пе-
ременная D оставалась постоянной в течение коротких интервалов вре-
мени до и после подачи положительного перепада синхроимпульса.
Первый интервал определяется задержками в логических элемен-
тах D3.1 и D2.1, т.к. сигналы на их выходах должны при заданном сигна-
ле на входе D установиться, второй интервал - задержками в элементах
D3.2 и D2.2. В остальное время тактового интервала переменная D мо-
жет изменяться произвольно, т.е. данный триггер является триггером с
прямым динамическим тактовым входом, что и показано на УГО (рис.
4.19,б).
Рис. 4.20

Синхронный D-триггер можно получить (рис. 4.20) из синхронного


JK-триггера (или RS-триггера), если между входами J и К (S и R) вклю-
чить инвертор, а сигнал D подавать на вход J (S).

4.4.4. Т-триггеры

Счетный Т-триггер (от англ. toggle – переключатель) имеет один


вход Т и может иметь еще установочные входы S и R. Т-триггер изменя-
ет свое состояние с приходом каждого счетного импульса. Таким обра-
зом, коэффициент счета триггера К сч  2 , так как триггер возвращается
в исходное состояние с приходом второго импульса. Основная область
применения Т-триггеров – счетчики импульсов и делители частоты их
следования.
Счетные триггеры обычно получают из JK и D-триггеров (рис.
4.21). Как следует из таблицы 1.6, JK-триггер опрокидывается в новое
состояние, если на входы J и K подать сигнал, соответствующий логиче-
ской единице. Поэтому для получения Т –триггера необходимо входы J
и K соединить (рис. 4.21,а).
Если не требуется синхронизация Т-триггера, то и вход С соеди-
няют со входами J и K. Для преобразования синхронного D-триггера в Т-
триггер необходимо соединить выход Q со входом D. При этом счетные
импульсы подаются на вход С (рис. 4.21,б).

Рис. 4.21
На практике получил распространение Т-триггер, построенный на
трех асинхронных RS-триггерах с инверсными входами (рис. 4.22,а).

Рис. 4.22

Основной триггер содержит ИЛЭ, D1.1, D1.2, а два коммутирую-


щих - D2.1, D2.2 и D3.1, D3.2.
Пусть в исходном состоянии на выходах
основного триггера Q n  0 и Q n  1 .
При подаче на вход Т логического нуля
(отсутствие счетного импульса) на выходах ИЛЭ
D2.2 и D3.1 будет логическая единица, что
приводит к тому, что состояние основного

Рис. 4.23 триггера не изменится. На выходах элементов


памяти D2.1 и D3.2 установятся, соответственно
логические сигналы единица и ноль. При изменении сигнала Т от 0 до 1
(наличие перепада от 0 до 1) на выходе D2.2 сигнал изменяется от 1 к 0, а
на выходе D3.1 остается единичным, так как на выходе D3.2 до прихода
перепада сигнал равнялся 0. При этом Q n  1  1 и Q n  1  0 , а сигналы
на выходах элементов памяти D2.1 D3.2 изменяются на обратные. После
окончания входного импульса на выходах элементов D2.2 и D3.1 будут
единичные сигналы и основной триггер не изменит своего состояния. С
приходом следующего счетного импульса, с учетом состояния элементов
памяти, основной триггер изменит свое состояние на обратное, то есть Q
= 0. Рассмотренная схема Т-триггера реагирует на перепады из 0 в 1, то
есть данный триггер является триггером с прямым динамическим входом
(рис. 4.22, б).
Примером реализации Т-триггера в виде интегральной
микросхемы может служить TR-триггер К6500ТТ1, способный
переключаться с частотой свыше 1 ГГц (рис. 4.23).

4.4.5. Триггер Шмитта на ИЛЭ

Триггер Шмитта существенно отличается от рассмотренных видов


триггеров прежде всего тем, что он не выполняет функцию хранения ин-
формации. Его характеристика передачи имеет гистерезис с двумя
пороговыми значениями напряжений U пор1 и U пор2 на входе, при
которых происходит опрокидывание триггера из одного состояния в
другое. Благодаря этому свойству, триггер Шмитта формирует
прямоугольные импульсы из колебаний произвольной формы.
Триггер-формирователь, аналогичный триггеру Шмитта, можно
построить на ИЛЭ. Схема такого триггера на ИЛЭ И-НЕ и графики на-
пряжений на входе и выходе приведены на рис. 4.24,а,б.

Рис. 4.24

Для создания регенеративного процесса переключения необходимо


обеспечить определенное отношение R0 R .
Ширина петли гистерезиса определяется разностью U пор1  U пор 2 .
Значения U пор1 и U пор 2 зависят от уровней выходного напряжения U 1
и U 0 , изменяющихся при смене логических элементов и увеличении
(уменьшении) нагрузки на триггер. Это является существенным недос-
татком данного типа триггера.
4.5. Регистры

4.5.1. Назначение и классификация регистров

Регистром называется последовательностный ЦУ, предназначен-


ный для записи, кратковременного хранения и последующего считыва-
ния информации, представленной в виде n - разрядной кодовой комби-
нации (двоичного числа, слова). Регистры могут также использоваться в
качестве счетчиков и делителей частоты, узлов временной задержки им-
пульсов.
В соответствии с выполняемыми функциями регистры делятся на
два класса: регистры хранения (памяти) и регистры сдвига (сдвигающие
регистры). Регистры сдвига могут быть двунаправленными, т.е. записан-
ное в них слово можно сдвигать как вправо, так и влево. Для подачи сиг-
нала включения режима сдвига влево или вправо имеется специальный
вход. Разновидностью сдвигающих регистров являются кольцевые и ре-
куррентные регистры.
Занесение информации в регистр называется операцией ввода или
записи. Выдача информации на внешние устройства называется опера-
цией вывода или считывания. По способу вывода информации различа-
ют регистры с последовательным и параллельным выводом.
Основными характеристиками регистров являются разрядность и
быстродействие. Разрядность регистра определяет количество разрядов
записываемого слова. Быстродействие регистра определяется макси-
мально возможной тактовой частотой, с которой производится запись,
сдвиг и считывание информации.

4.5.2. Регистры хранения

Регистры хранения предназначены для записи, хранения и считы-


вания информации. Принцип построения регистра хранения на RS –
триггерах приведен на рис.4.25,а.
Основу регистра составляют одноступенчатые RS – триггеры. Ка-
ждый триггер служит для записи и хранения одного двоичного разряда
слова Аа n 1 , a n  2 ,...a1 , a 0 , то есть для записи n – разрядного слова не-
обходимо n триггеров. Перед записью информации все триггеры уста-
навливаются в нулевое состояние подачей положительного единичного
импульса по шине УСТ. "0". Разряды слова А подводятся к S – входам
триггеров через схемы совпадения (ЛЭ "И"), управляемые по шине "ЗА-
ПИСЬ" единичными импульсами Е. При сигнале Е=0 обеспечивается
режим хранения записанной информации, то есть новая информация на
установочные входы S не подается.
Вывод информации из регистра может осуществляться в прямом и
обратном коде через схемы совпадения, управляемые сигналами Е Z1 и
Е Z 2 . Для считывания информации в требуемом коде необходимо на соот-
ветствующую шину подать единичный импульс. По окончании считыва-
ния на RS – триггеры регистра подается сигнал сброса в "0", после чего
регистр готов принимать и хранить следующее слово.

Рис.4.25

Таким образом, для записи, хранения и считывания одного разряда


слова необходимы элемент памяти (триггер) и ЛЭ на входе и выходе. Эта
элементарная часть схемы регистра иногда называется его разрядом.
Условное графическое обозначение регистра хранения приведено
на рис.4.25,б.
Упрощенная схема регистра хранения на синхронных одноступен-
чатых D -триггерах с динамическим управлением по входу синхрониза-
ции приведена на рис.4.26.
Достоинством регистра на синхронных D -триггерах является су-
щественное уменьшение числа соединений в узле, отсутствие шины
сброса разрядов регистра в нулевое состояние, так как D -триггеры при
нулевом сигнале на входе самостоятельно устанавливаются в нулевое
состояние. При использовании D -триггеров с динамическим управлени-
ем по входу синхронизации повышается устойчивость регистра к поме-
хам, поскольку воздействие помех возможно только в течение короткого
интервала времени, равного длительности переключения триггера после
перепада сигнала C .

Рис.4.26

Примером регистра хранения является


ИМС К155 ИР15. В этом регистре, УГО которо-
го приведено на рис.4.27, в отличие от приве-
денной на рис.4.26, имеется два равноценных
инверсных разрешающих входа (запись) Е1 и
Е2, а также два инверсных входа Е Z1 и Е Z 2 для
вывода информации в инверсном виде.

Рис.4.27
4.5.3. Регистры сдвига

Регистры сдвига, кроме функций, выполняемых регистрами памя-


ти, позволяют осуществлять сдвиг информации вправо и влево под воз-
действием тактовых импульсов. Если в регистры хранения двоичное
слово записывается параллельным кодом, то в регистры сдвига – после-
довательным.
По направлению сдвига информации, записанной в регистре, раз-
личают регистры прямого сдвига или сдвига вправо, т.е. в сторону
младшего разряда, регистры обратного сдвига или сдвига влево в сторо-
ну старшего разряда и реверсивные регистры, допускающие сдвиг в обо-
их направлениях.
Регистры сдвига реализуются, как правило, на синхронных D и
JK - триггерах со статическим или динамическим управлением. Такие
регистры имеют информационный вход, вход тактовых импульсов и ус-
тановочный вход. Выходы в регистре сдвига могут быть с триггера каж-
дого разряда для считывания информации параллельным кодом или
только с последнего младшего разряда для считывания информации по-
следовательным кодом.
Схема четырехразрядного регистра сдвига вправо на синхронных
D -триггерах с прямым динамическим входом С приведена на
рис.4.28,а.. Регистр обеспечивает запись информации по входу D после-
довательным кодом и ее считывания как в последовательном, так и па-
раллельном коде Условное графическое обозначение регистра приведено
на рис.4.28,б. Стрелка под обозначением регистра RG в основном поле
показывает направление сдвига информации.
В схеме прямой выход Q каждого предыдущего (левого) триггера со-
единен со входом D последующего триггера. Перед записью информа-
ции регистр устанавливается в нулевое состояние подачей положитель-
ного импульса по шине «СБРОС».

Рис.4.28
Двоичное число в последовательном коде, начиная с младшего
разряда, подается на вход D триггера старшего разряда T3 . По фронту
каждого тактового импульса кодовая комбинация будет продвигаться от
разряда к разряду вправо и после окончания четвертого тактового им-
пульса запишется в регистр. Таким образом, для записи n-разрядного
слова необходимо подать n импульсов сдвига.
Считывание информации последовательным кодом осуществляет-
ся, как и запись, путем поразрядного сдвига записанной информации к
выходу Q0 . При этом на вход D триггера T3 подается напряжение логи-
ческого нуля, что приводит к последовательному обнулению всех триг-
геров последовательностью тактовых импульсов. Для считывания ин-
формации последовательным кодом потребуется такое же число импуль-
сов сдвига, как и при записи.
Считывание информации параллельным кодом осуществляется в
паузе между последним n -ым импульсом сдвига одного цикла записи и
первым импульсом сдвига другого цикла записи или считывания после-
довательным кодом.
Таким образом, с помощью регистра сдвига можно осуществлять
преобразование двоичного кода из последовательной формы представ-
ления в параллельную. Если в триггерах, на которых собран регистр,
кроме входа D , имеются установочные входы S , то можно осуществить
запись в регистр информации параллельным кодом и преобразовать ее из
параллельной формы представления в последовательную.

Рис.4.29

Сброс (установка в нулевое состояние триггеров) регистра перед


записью нового двоичного слова в последовательном коде может и не
производиться, так как при подаче новой кодовой комбинации все триг-
геры регистра опрокинутся в соответствующие состояния.
На рис.4.29 приведены временные диаграммы состояний триггеров
регистра при записи и считывании последовательным кодом числа
11(10)=1011(2).
Приведенный на рис.4.28 регистр осуществляет сдвиг информации
вправо (в сторону младших разрядов). В регистре со сдвигом влево
(рис.4.30) двоичное слово, начиная со старшего разряда, подается на
вход триггера младшего разряда. Выход этого триггера соединен со вхо-
дом более старшего разряда и т.д.

Рис.4.30

Рассмотренные регистры сдвига на D -триггерах (рис.4.28 и 4.30)


имеют однопроводную связь между разрядами. При построении регист-
ров на RS и JK -триггерах должна осуществляться двухпроводная (па-
рафазная) связь. Причем для записи информации в последовательном
коде необходимо, чтобы триггер, на который подается информация, ра-
ботал как D -триггер. Схема регистра сдвига на двухступенчатых JK -
триггерах с установочными входами и ее условное графическое обозна-
чение приведены на рис.4.31.

а Рис.4.31 б

JK -триггер преобразован в D -триггер соединением входов J и K


через инвертор. Для триггеров TT2 , TT1 и TT0 такого преобразования не
требуется, так как соединения входов J и K с выходами предыдущего
триггера парафазные. Установочные входы S 0 , S1 , S 2 , S 3 используются
для записи информации в регистр параллельным кодом.
Регистры сдвига могут быть построены и на одноступенчатых
триггерах. В этом случае в каждом разряде регистра необходимо исполь-
зовать два триггера, которые управляются двумя сдвинутыми во времени
тактовыми импульсами. Наличие двух триггеров в одном разряде обес-
печивает поразрядное продвижение информации в регистре от входа к
выходу. Применение одноступенчатых триггеров по одному на разряд
привело бы к нарушению правила работы регистра сдвига – при первом
же импульсе сдвига информация, записанная в первый разряд, перешла
бы последовательно во второй, третий и т.д. разряды.
Номенклатура микросхем регистров довольно большая. Регистры
имеются и ТТЛ (ТТЛШ), ЭСЛ и КМОП сериях. Как правило, ИМС реги-
стров комбинированные, то есть выполняют функции как регистров хра-
нения, так и регистров сдвига. Они работают в различных режимах, на-
пример, сдвиг вправо, влево, прием параллельного и последовательного
кода, вывод параллельного и последовательного кода. Для реализации
указанных режимов в ИМС применяются соответствующие логические
схемы управления.
Микросхемы регистров обозначаются двумя буквами ИР. Перед
буквой стоит обозначение серии, а после них номер микросхемы. На-
пример, К155 ИР1 (четырехразрядный сдвиговый регистр с последова-
тельным и параллельным вводом данных, ТТЛ серии), К561 ИР6 (вось-
миразрядный с параллельными и последовательными входами и выхо-
дами, КМОП серии), К500 ИР141 (четырехразрядный регистр, работаю-
щий в четырех режимах: хранение, сдвиг вправо, сдвиг влево, парал-
лельный прием, ЭСЛ серии). Особую группу регистров составляют спе-
циализированные регистры последовательного приближения для по-
строения аналого-цифровых преобразователей (К155 ИР17, К564 ИР13).

4.5.4. Кольцевые регистры

Кольцевые регистры строятся на основе сдвигающих регистров


путем соединения выхода триггера младшего разряда со входом триггера
старшего. Такие регистры (рис.4.32,а) находят применение в счетчиках-
делителях и распределителях импульсов.
Распределитель импульсов предназначен для формирования по-
очередно следующих друг за другом импульсных сигналов в различных
целях. Как следует из временных диаграмм (рис.4.32,б), число цепей
равно разрядности регистра.
В исходном состоянии триггер ТТ 3 находится в единичном со-
стоянии, так как на установочный вход S подан единичный сигнал. При
подаче синхроимпульсов 1 в каждом такте переписывается в последую-
щий триггер. На входах триггеров длительность импульсов определяется
периодом тактовых импульсов t и  Т с .

Рис.4.32
После опрокидывания из 0 в 1 триггера младшего разряда ТТ 0 за счет
обратной связи на входы J и K триггера старшего разряда происходит
его опрокидывание в единичное состояние в следующем такте. Сигналы,
снимаемые с выходов Q триггеров кольцевого регистра, могут быть ис-
пользованы для поочередного управления различными устройствами.

4.5.5.Рекуррентные регистры

Рекуррентные регистры представляют собой сдвигающие регист-


ры, охваченные цепью логической обратной связи. Обычно в качестве
элемента логической обратной связи используется сумматор по модулю 2.
На рис.4.33. представлена схема четырехразрядного рекуррентного
регистра, в котором на вход сумматора по модулю два подаются сигналы
с выходов Q0 и Q1 триггеров, а выход сумматора соединен со входом
J- триггера ТТ3.

Рис.4.33

Порядок сдвига информации в регистре при подаче тактовых им-


пульсов приведен в таблице 4.8.
В исходном состоянии триггер ТТ3. устанавливается в состояние 1
подачей на установочный вход S единичного сигнала. Все остальные
триггеры регистра - в нулевом состоянии. Сигналы сдвига "С" продви-
гают записанную в ТТ3 единицу сначала в триггер ТТ2, а затем в TT1.
При опрокидывании триггера TT1 в единичное состояние на вход сумма-
тора по модулю два подается комбинация Q1Q 0  10 . При этом на его
выходе имеет место сигнал F  Q 1  Q 0  1  0  1 , что приводит в
третьем такте к записи 1 в триггере Q 3 . Учитывая, что в третьем такте
триггер ТТ0 опрокидывается в 1, а TT1 - в 0, на входе сумматора по мо-
дулю два имеет место комбинация 01, что приводит в четвертом такте к
тому, что триггер ТТ3 остается в единичном состоянии. В соответствии с
таблицей 2.1. в течение 14 тактов комбинации состояний триггеров реги-
стра будут различными. Комбинация 15 такта повторяет исходную, и
цикл затем повторяется.
Таким образом, данный четырехразрядный регистр с логической
обратной связью формирует периодическую рекуррентную последова-
тельность вида 1000010000101001, длиной М  2 4  1 периодов сдви-
гающих импульсов.
Такие рекуррентные последовательности называются М-
последовательностями. В этих последовательностях в течение полного
цикла М max  2 n  1 (n - количество триггеров в регистре) чередование
нулей и единиц осуществляется по случайному закону, однако в сле-
дующем цикле закон следования повторяется. Поэтому такую последо-
вательность называют псевдослучайной.

Таблица 4.8.

Q
Номер такта Q3 Q2 Q1 Q0

Исходное
1 0 0 0
состояние
I 0 I 0 0
2 0 0 I 0
3 I 0 0 I
4 I I 0 0
5 0 I I 0
6 I 0 I I
7 0 I 0 I
8 I 0 I 0
9 I I 0 I
10 I I I 0
II I I I I
12 0 I I I
13 0 0 I I
14 0 0 0 I
15 I 0 0 0

Рекуррентная последовательность полного цикла, длиной


М max  2 n  1 получается при подключении одного из входов сумматора
по модулю два только строго к определенному выходу триггера. Так, в
приведенной схеме - к выходу Q1. При других подключениях этого входа
получаются частичные рекуррентные циклы.
Рекуррентные регистры находят применение для получения длин-
ных кодовых комбинаций, приближающихся по своим статистическим
характеристикам к флюктуационному (белому) шуму, в схемах коди-
рующих и декодирующих устройств широкополосных систем связи, при
формировании сигналов синхронизации (фазирования) в системах пере-
дачи данных и т.п.
Широкое применение получили рекуррентные регистры в генерато-
рах псевдослучайных последовательностей, используемых при формиро-
вании изменяющихся временных интервалов (циклов).
4.6. Счетчики

4.6.1. Назначение и классификация счетчиков

Счетчиком называется последовательностный цифровой узел


(ПЦУ), осуществляющий счет числа входных импульсов и фиксирую-
щий их число в каком-либо коде.
Элементами счетчика являются Т-триггеры. Счетчик, состоящий из
n триггеров, позволяет подсчитать 2 n входных импульсов, причем код
числа подсчитанных импульсов определяется состоянием триггеров, вхо-
дящих в счетчик. С приходом очередного счетного импульса происходит
изменение состояния триггеров, что и отражает в заданном коде результат
счета.
Основными параметрами счетчиков являются модуль (коэффици-
ент) пересчета Ксч и быстродействие.
Модуль пересчета определяется числом возможных устойчивых
состояний счетчика. Для двоичных счетчиков, т.е. счетчиков, работаю-
щих в двоичной системе счисления, модуль пересчета равен
K сч  2 n , (4.21)
где n – число триггеров (разрядов) счетчика.
Применяя обратные связи, можно получить любой целый
коэффициент пересчета от K min  2k 1  1 до K max  2n при 2  K  n .
Быстродействие счетчика определяется разрешающим временем
t разр . Разрешающим временем называется минимальный отрезок вре-
мени между двумя счетными импульсами, при котором обеспечивается
нормальное функционирование счетчика. При подаче на вход счетчика
периодической последовательности счетных импульсов быстродействие
счетчика оценивается минимальным периодом t разр  Tmin или макси-
1
мальной частотой поступающих импульсов Fmax  .
Tmin
Счетчики можно классифицировать по способу кодирования, на-
правлению счета и способу межразрядного переноса сигналов.
По способу кодирования состояний разрядов различают счетчики
с позиционным кодированием "вес" каждого разрда постоянен и состоя-
ние счетчика после поступления i го импульса определяется выражением
Аi  а n1  2 n1  а n 2  2 n 2  ...а j 2 j  ...  а 0 2 0 ; (4.22)
го
где а j -состояние; j -разряда счетчика после воздействия i го входного
j го
импульса; n -число разрядов счетчика; 2 -вес j разряда счетчика.
Счетчики с непозиционным кодированием не имеют постоянных ве-
сов разрядов, что может привести к некоторому усложнению их схем.
По направлению счета счетчики подразделяются на суммирующие,
показания которых возрастают на единицу с приходом каждого входного
сигнала; вычитающие, показания которых уменьшаются на единицу с
приходом каждого входного сигнала; и реверсивные, которые могут ра-
ботать как суммирующие и вычитающие в зависимости от сигналов
управления.
По способу межразрядного переноса сигналов различают счетчики
с последовательным, параллельным, сквозным и комбинированным пере-
носом единицы от разряда к разряду.
Счетчики, построенные на основе асинхронных триггеров, назы-
ваются асинхронными, а счетчики синхронных триггеров – синхронными.
Конструктивно цифровой счетчик может быть выполнен как в виде со-
вокупности ИМС триггеров, соединенных по печатной плате, так и в ви-
де одной ИМС повышенного уровня интеграции, содержащей сформи-
рованную на одной подложке схему многоразрядного счетчика.

4.6.2. Суммирующие счетчики с последовательным переносом

Схема двоичного трехразрядного суммирующего счетчика на двух-


ступенчатых Т-триггерах приведена на рис.4.34,а, а его условное графи-
ческое обозначение на рис.4.34,б.
В исходном состоянии триггеры счетчика установлены в состояние
"0" подачей импульса сброса на вход "УСТ.0".
При подаче первого счетного импульса U сч триггер младшего
разряда опрокидывается в единичное состояние, причем на выходе Q0
единичный перепад появится только после окончания импульса счета,
так как двухступенчатый триггер опрокидывается по отрицательному
перепаду входного напряжения. Задержка опрокидывания триггера ТТ 0
относительно отрицательного перепада импульса счета составляет
t зд.тр.ср. .
Вторым счетным импульсом триггер ТТ 0 опрокидывается в ис-
ходное состояние (нулевое). При этом отрицательным перепадом напря-
жения на выходе Q0 первого триггера опрокидывается в единичное со-
стояние триггер TT1 . Третьим счетным импульсом триггер ТТ 0 опро-
кидывается в единичное состояние, а TT1 остается в единичном состоя-
нии, так как отрицательный перепад напряжения на входе T -триггера
отсутствует. Из временных диаграмм (рис.4.34,в) следует, что в проме-
жутках между счетными импульсами совокупное состояние выходов
Q 2 , Q1 , Q0 триггеров счетчика представляет собой двоичный код числа
поступающих на вход счетных импульсов. Этот двоичный код и считы-
вается с выходов Q 2 , Q1 , Q0 для определения числа поступивших на
вход счетчика импульсов.

Рис.4.34

В суммирующем счетчике запуск каждого последующего триггера


осуществляется только после опрокидывания предыдущего, то есть с за-
держкой, показанной на временных диаграммах.
При последовательном опрокидывании разрядных триггеров за-
держка распространения накапливается, что снижает быстродействие
счетчика. Так, разрешающее время для n -разрядного счетчика:
t разр.  nt зд.тр.ср. (4.23)

4.6.3. Вычитающие счетчики с последовательным переносом

В вычитающем счетчике при каждом входном счетном импульсе


двоичный код записанного числа должен уменьшаться на единицу. Схе-
ма такого счетчика (рис.4.35,а) отличается от схемы суммирующего
счетчика тем, что счетный вход каждого последующего триггера соеди-
няется не с прямым, а с инверсным выходом предыдущего. Условное
графическое обозначение вычитающего двоичного счетчика приведено
на рис.4.35,б.
Пусть в исходном состоянии подачей единичного сигнала на уста-
новочные входы S триггеров в счетчик записано десятичное число 7, то
есть Q2  1, Q1  1, Q0  1 . Тогда при подаче первого импульса счета
первый триггер опрокидывается в нулевое состояние, то есть в счетчике
уже будет записано число 6 ( Q 2  1, Q1  1, Q0  0 ). При подаче второ-
го импульса счета триггер ТТ 0 опрокидывается в единичное состояние,
а триггер TT1 -в нулевое, так как напряжение на выходе Q 0 изменяется
из 1 в 0 и на счетном входе триггера TT1 действует отрицательный пе-
репад.
На рис.2.11,в приведены временные диаграммы счетчика, показы-
вающие, что код записанного числа с приходом восьми импульсов счета
изменяется последовательно от 7 до 0.

Рис4.35
ЛИТЕРАТУРА
1. Бродин В.Б., Шагурин И.И. Микроконтроллеры: Справочник. – М.:
ЭКОМ, 1999. – 395с.
2. Вениаминов В.Н., Лебедев О.Н., Мирошниченко А.Н. Микросхемы и их
применение: Справ. Пособие. – 3-е изд., перераб. и доп. – М.: Радио и
связь,1989. – 240с.
3. Гилмор Ч. Введение в микропроцессорную технику: Пер. с англ. _ М.:
Мир, 1984. 334 с.
4. Гусев В. В.,Зеличенко Л.Г., Конев К.В. и др. Основы импульсной и
цифровой техники. Уч. Пос. для вузов. – М.: Сов. Радио, 1975. – 440с.
5. Зельдин Е.А. Цифровые интегральные микросхемы в информационной
измерительной аппаратуре. – Л.: Энергоатомиздат, 1986. – 280с.
6. Каган Б.М., Сташин В.В. Основы проектирования микропроцессорных
устройств автоматики. – М.: Энергоатомиздат, 1983. - 304 с.
7. Клочков Г.Л. Импульсные и цифровые узлы радиоэлектронных средств.
В 4 - х частях. – Воронеж: ВИРЭ, 1995. – 560 с.
5. Лебедев О.Н., Мирошниченко А.В., Телец В.А. Изделия электронной
техники. Цифровые микросхемы. Микросхемы памяти. Микросхемы
ЦАП и АЦП: Справочник – М.: Радио и связь, 1994. - 248 с.
6. Микросхемы памяти, ЦАП и АЦП: Справочник – 2-е изд. /О.Н. Лебе-
дев, А-Й. К. Марцинкявичус, Э-А. К. Багданскис и др. – М.: КУбК-а,
1996. - 384 с.
7. Макаров Г.В., Плутес Д.В., Тюрин С.В. Элементы проектирования мик-
ропроцессорных устройств и систем: Учебное пособие. Воронеж: Изд-
во ВГТУ, 1998. - 128 с.
8. Пухальский Г.И., Новосельцева Т.Я. Проектирование дискретных уст-
ройств на интегральных микросхемах: Справочник. – М.: Радио и
связь, 1990. – 304с.
9. Память на любой вкус.Компьютер пресс, декабрь 2002г.
10. Сташин В.В., Урусов А.В., Мологонцева О.Ф. Проектирование цифро-
вых устройств на однокристальных микроконтроллерах. – М.: Энерго-
атомиздат, 1990. – 224 с.
11. Угрюмов Е.П. Цифровая схемотехника. – СПб.: БХВ – Санкт-Петер-
бург, 2000. 528 с.
12. Фрике К. Вводный курс цифровой электроники. – М: Техносфера, 2003.
432с.
13. Хоровиц П., Хилл У. Искусство схемотехники: В трех томах: Т.2. Пер.
с англ. – 4-е изд., перер. и доп. – М.: Мир, 1993. – 371 с.
14. Шило В.Л. Популярные цифровые микросхемы: Справочник / 2-е изд. –
Челябинск: Металлургия, 1989. – 352 с.