Открыть Электронные книги
Категории
Открыть Аудиокниги
Категории
Открыть Журналы
Категории
Открыть Документы
Категории
микропроцессоры
конспект лекций
СПИСОК ПРИНЯТЫХ СОКРАЩЕНИЙ
А адрес
АШ адресная шина
АЦП аналого-цифровой преобразователь
БВВ (IOB) блок ввода/вывода
БИС большая интегральная схема
БМК базовый матричный кристалл
БЯ базовая ячейка ЗУ
ВУ внешнее устройство
ДНФ дизъюнктивная нормальная форма
ДОЗУ(DRAM) динамическое ОЗУ
ЗУ запоминающее устройство
ЗЭ запоминающий элемент
ИС интегральная схема
КЛБ конфигурируемый логический блок
КМОП комплементарная МОП – структура
КПДП (DMA) контроллер прямого доступа к памяти
КЦ командный цикл
ЛБ логический блок
ЛЗС линия записи – считывания
ЛИЗМОП МОП – структура с лавинной инжекцией заряда
ЛФ логическая функция
ЛЭ логический элемент
МК микроконтроллер
МНОП структура «металл–нитрид–оксид-полупроводник
МОП металл – окисел – полупроводник
МПК микропроцессорный комплект
МПС микропроцессорная система
МЦ машинный цикл
МЭТ многоэмиттерный транзистор
ОЗУ оперативное ЗУ
ОК открытый коллектор
ПБЯ периферийная базовая ячейка
ПДП (DMA) прямой доступ к памяти
ПЗУ (ROM) постоянное ЗУ
ПЗУМ масочное ПЗУ
ПКП (PIC) программируемый контроллер прерываний
ПЛМ (PLA) программируемая логическая матрица
ПМЛ (PAL) программируемая матричная логика
ППА (PPI) программируемый параллельный адаптер
ППВМ (FPGA) программируемая пользователем вентильная
матрица
ППЗУ (PROM) программируемое постоянное ЗУ
ПСА (PCI) программируемый связной адаптер
РОН регистр общего назначения
РПЗУ-УФ (EPROM) репрограммируемое ПЗУ со стиранием данных
ультрафиолетовыми лучами
РПЗУ-ЭС (EEPROM) репрограммируемое ПЗУ c электрическим стира-
нием данных
СБИС сверхбольшая интегральная схема
СДНФ совершенная дизъюнктивная нормальная форма
СОЗУ (SRAM) статическое ОЗУ
ТС третье состояние ЛЭ
ТТЛ транзисторно-транзисторная логика
ТТЛШ ТТЛ с диодами Шотки
УВВ устройство ввода/вывода
УС управляющее слово
ЦАП цифроаналоговый преобразователь
ЦУ цифровое устройство (узел)
ША (AB) шина адреса
ШД (DB) шина данных
ШУ (CB) шина управления
ШФ шинный формирователь
ЭСЛ эмиттерно-связанная логика
ГЛАВА I. ЛОГИЧЕСКИЕ ОСНОВЫ ЦИФРОВОЙ ТЕХНИКИ
НЕ И ИЛИ
X Y X2 X1 Y X2 X1 Y
0 1 0 0 0 0 0 0
1 0 0 1 0 0 1 1
1 0 0 1 0 1
1 1 1 1 1 1
а) б) в)
Рис. 1.1
Y X 2 X1 X 2 X1 X 2 X1 X 2 X1 X2 X1 . (1.8)
X 0 , если X 1;
(1.9)
X 1 , если X 0.
1 1 1;
(1.10)
0 0 0.
0 0 0;
(1.11)
1 1 1.
1 0 0 1 0;
(1.12)
0 1 1 0 1.
0 1;
. (1.13)
1 0.
5. Закон поглощения
а) X 1 X 2 X 1 X 1 ... ; б) X 1 X 2 X 1 X 1 ... (1.23)
Для доказательства равенства (а) вынесем переменную Х за скобки.
Получим
X 1 X 2 X 1 X 1 1 X 2 .
Но 1 X 2 1 в соответствии с (1.15), что и доказывает справедли-
вость закона поглощения. Для доказательства равенства (б) воспользуемся
законом (1.20,а), т.е.
X 1 X 2 X 1 X 2 X 1 X 1 X 1 X 1 X 2 X 1 X 1 1 X 2 X 1 .
6. Закон склеивания
а) X 2 X 1 X 2 X 1 X 2 ...;
б) X 2 X 1 X 2 X 1 X 2 . (1.24)
Для доказательства выражения (а) применим распределительный за-
кон
X 2 X 1 X 2 X 1 X 2 X 2 X 2 X 1 X 2 X 1 X 1 X 1
X 2 1 X 1 X 2 X 1 X 2 1 X 1 X 2 .
Для доказательства вынесем X 2 за скобки. Получим:
X 2 X 2 X 2 X 2 .
1
7. Закон инверсии (закон де Моргана)
а) X 2 X 1 X 2 X 1 ; б) X 2 X 1 X 2 X 1 . (1.25)
Справедливость этого закона вытекает непосредственно из принципа
двойственности.
Пусть Y X 2 X 1 . Тогда в соответствии с принципом двойственности
Y X 2 X 1 , так как при замене переменных их отрицаниями и операции
умножения операцией сложения получается отрицание результата. Это до-
казывает справедливость выражения а). Таким же образом доказывается и
справедливость выражения б).
словесно;
таблицей, называемой таблицей истинности;
алгебраическим выражением;
картой Карно;
числовым способом.
Словесный способ.
В качестве примера рассмотрим задание логической функции
мажоритарных подсчетов, при которых функция трех аргументов
принимает значение 1, если два любые аргумента равны 1.
Табличный способ.
Логическая функция, заданная словесно, может быть представлена в
виде таблицы истинности (таблица 1.2). Как следует из таблицы, функция
Y принимает значение 1 на 3, 5, 6 и 7 наборах.
Алгебраический способ.
От таблицы истинности можно перейти к алгебраической форме
представления функции Y или к структурной формуле. Структурная фор-
мула может быть записана по единицам и нулям.
При записи структурной формулы по единицам логическая функция
представляется в СДНФ. Для перехода от таблицы 1.2 к СДНФ для каждо-
го
набора, на котором функция равна единице, записывается элементарное
произведение всех аргументов. При этом, если аргумент в этом наборе
принимает значение 0, то записывается его отрицание. Затем производится
логическое сложение этих элементарных произведений (минтермов)
Yсднф X 2 X 1 X 0 X 2 X 1 X 0 X 2 X 1 X 0 X 2 X 1 X 0 . (1.32)
Таблица 1.2
Номер Переменные
Y
набора X2 X1 X0
0 0 0 0 0
1 0 0 1 0
2 0 1 0 0
3 0 1 1 1
4 1 0 0 0
5 1 0 1 1
6 1 1 0 1
7 1 1 1 1
Числовой способ.
Для числового представления логической функции в СДНФ под зна-
ком суммы перечисляются в возрастающем порядке номера наборов, на
которых функция равна 1. Для рассматриваемой логической функции
Yсднф 3 ,5 ,6 ,7 . (1.34)
При числовом представлении логической функции в СКНФ под зна-
ком произведения перечисляются номера наборов, на которых функция
равна 0.
Yскнф ( 0 ,1 ,2 ,4 ) (1.35)
Рис. 1.4.
Рис. 1.5.
X1 X0 X 1 X0 X1 X0 .
.
На рис. 1.6 приведены логические схемы реализации базисных опе-
раций булевой алгебры с помощью ЛЭ ИЛИ-НЕ на основе выражений
(1.37).
Рис. 1.6.
X1 X0 X1 X0 X1 X0 .
На рис. 1.7 приведены логические схемы реализации базисных опе-
раций булевой алгебры с помощью ЛЭ И-НЕ на основе выражений (1.38).
Рис. 1.7.
3.3.1. Шифраторы
X1 X2 X3 X4 X5 X6 X7 Y3 Y2 Y1
1 0 0 0 0 0 0 0 0 1
0 1 0 0 0 0 0 0 1 0
0 0 1 0 0 0 0 0 1 1
0 0 0 1 0 0 0 1 0 0
0 0 0 0 1 0 0 1 0 1
0 0 0 0 0 1 0 1 1 0
0 0 0 0 0 0 1 1 1 1
Рис. 3.11
а б
Рис.3.12
3.3.2. Дешифраторы
Таблица 3.6
Номер
X3 X2 X1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
набора
0 0 0 0 1 0 0 0 0 0 0 0
1 0 0 1 0 1 0 0 0 0 0 0
2 0 1 0 0 0 1 0 0 0 0 0
3 0 1 1 0 0 0 1 0 0 0 0
4 1 0 0 0 0 0 0 1 0 0 0
5 1 0 1 0 0 0 0 0 1 0 0
6 1 1 0 0 0 0 0 0 0 1 0
7 1 1 1 0 0 0 0 0 0 0 1
Многоступенчатые дешифраторы
3.4. Мультиплексоры
Рис.3.17
а) б)
Рис.3.18
Рис.3.19
Общее число информационных входов при однотипных мультиплек-
сорах младшей ступени равно произведению числа входов отдельных
мультиплексоров и числа мультиплексоров:
N вх . общ . N вх . MX P , (3.18)
где N вх .MX -число входов отдельного мультиплексора;
Р- число мультиплексоров.
Для очень больших N вх .общ . может понадобиться третий ряд (ступень)
мультиплексора.
Недостатками пирамидального наращивания следует считать повы-
шенный расход микросхем, а также сравнительно невысокое быстродейст-
вие из-за суммирования задержек при последовательном прохождении
сигналов по ступеням пирамиды.
Рис.3.20
Таблица 3.9
Рис.3.21
Таблица 3.10
В А V X F0 F1 F2 F3
0 0 0 0/1 0/1 1 1 1
0 1 0 0/1 1 0/1 1 1
1 0 0 0/1 1 1 0/1 1
1 1 0 0/1 1 1 1 0/1
0 0 1 Ф 0 1 1 1
0 1 1 Ф 1 0 1 1
1 0 1 Ф 1 1 0 1
1 1 1 Ф 1 1 1 0
Рис.3.22
Работу демультиплексора описывают следующие логические функ-
ции:
F0 X V B А ;
F1 X V B A ; (3.19)
F2 X V BA ;
F3 X V BA .
Как следует из определения, демультиплексор отличается от дешиф-
ратора тем, что у дешифратора имеется m входов и n выходов, а у де-
мультиплексора 1 вход и n выходов, причем
n 2k , (3.20)
где k -количество адресных входов.
В ряде случаев одни и те же микросхемы выполняют функции и
демультиплексора и дешифратора. Так, например, микросхема К155 ИД3,
условное изображение которой приведено на рис.3.23, работает как де-
шифратор, если на обоих разрешающих входах поддерживать уровень ло-
гического нуля и служит для преобразования четырехразрядного двоично-
го кода в сигнал "1" на одном из 16 выходов.
Для создания режима демультиплексора 1:16 на
один из разрешающих входов , например, V0 , подают
уровень логического нуля, а другой ( U 1 ) используют в
качестве информационного. Кодовая комбинация на
входах D0 , D1 , D2 , D3 переводит один из 16 выходов
в активное состояние. Сигналы на активном выходе по-
вторяют в прямом виде сигналы, поступающие на раз
Рис.3.23 решающий вход (V1 ).
3.5. Сумматоры
3.5.2. Полусумматоры
Рис.3.25
P A B (3.25)
Выражение 3.24 для выхода S как и столбец S таблицы истинности,
полностью совпадает с уравнением для логического элемента
"Исключающее ИЛИ". Это обстоятельство объясняет, почему операцию
"Исключающее ИЛИ" иногда называют сумматором по модулю 2 и
обозначают в соответствии с рис. 3.26,а.
Рис.3.26
Логическая структура полусумматора в общем виде приведена на
рис. 3.26,б. Для реализации структуры в развернутом виде на логических
элементах "И-НЕ" преобразуем выражение (3.24) с использованием
теоремы де-Моргана
S AB A B AB A B (3.26)
Реализация структурной схемы полусумматора, в соответствии с
выражением (3.26), приведена на рис. 3.26,в.
Решение некоторых вопросов преобразования цифровой
информации требует применения многовходовых сумматоров по модулю
2, называемых также узлами проверки на четность для кодов с проверкой
на четность. Сигнал единица на выходе такого узла появляется только в
случаях, когда набор входных переменных содержит четное число единиц.
Многовходные узлы контроля четности выполняются в виде ИМС
повышенного уровня интеграции. Так, ИМС 155 ИП2 имеет 8 информаци-
онных входов и два выхода четности и нечетности. Структура таких ИМС
представлена на рис.3.27.
Рис.3.27
3.5.3.Полные сумматоры
Рис.3.28
S i Ai B i Pi 1 Ai B i Pi 1 Ai Bi Pi 1 + Ai Bi Pi 1 ; (3.27).
Pi Ai Bi Pi 1 Ai B i Pi 1 Ai B i Pi 1 Ai Bi Pi 1 (3.28)
Таблица 3.12
Рис. 3.29
Рис. 3.32
Рис. 3.33
Рис. 3.35
Таблица 3.13
Номер а1 а0 b1 b0 F A B F A B F A B
набора
0 0 0 0 0 1 0 0
1 0 0 0 1 0 0 1
2 0 0 1 0 0 0 1
3 0 0 1 1 0 0 1
4 0 1 0 0 0 1 0
5 0 1 0 1 1 0 0
6 0 1 1 0 0 0 1
7 0 1 1 1 0 0 1
8 1 0 0 0 0 1 0
9 1 0 0 1 0 1 0
10 1 0 1 0 1 0 0
11 1 0 1 1 0 0 1
12 1 1 0 0 0 1 0
13 1 1 0 1 0 1 0
14 1 1 1 0 0 1 0
15 1 1 1 1 1 0 0
На рис. 3.36 приведены карты Карно для функции F А В ,
F А B , F A B
Рис. 3.36
F A B а 1а 0 b1b0 а 1а0 b1 b0 а 1 а0 b1 b0 а 1 а0 b1 b0
а 1b1 а0 b0 а0 b0 а 1 b1 а0 b0 а0 b0 (3.33)
а1b1 а1b1 а0 b0 а0 b0 а1 b1 а0 b0
F A B а1 b1 а0 b1 b0 а1а0 b0 а1 b1 а0 b1 b0 а1 а0 b0 (3.34)
F A B а 1 b1 а 0 а 1b0 а0 b1 b0 а 1 b1 а0 а 1 b0 а0 b0 b1 (3.35)
Рис. 3. 39
Рис.4.1
а) б)
Рис. 4.2
Время, в течение которого ЦА будет оставаться в стационарном со-
стоянии, не влияет на характер процессов при следующих переключениях,
т.к. в потенциальных ЛЭ отсутствуют динамические элементы памяти.
Поэтому можно принять временной интервал между двумя соседними пе-
реключениями на входе равным единице. Тогда к началу каждого очеред-
ного переключения условное (дискретное) время принимает целочислен-
ное значение, для которого состояние ЦА известно, поскольку к моменту
нового переключения, как предполагалось, переходный процесс предыду-
щего переключения уже завершен. На рис.4.2 приведен порядок определе-
ния дискретного времени для асинхронного устройства с тремя двоичными
входными переменными х0 , х1 и х 2 , временные диаграммы которых при-
ведены на рис.4.2,а.
Моменты времени, в которые происходит переключение, пронуме-
рованы цифрами 1 - 5. Полагая временные интервалы между соседними
переключениями равными единице, перейдем к условному времени t I при
котором переключение входных переменных происходит при целочислен-
ных значениях t I (рис.4.2,б).
В синхронных ЦА переключение происходит в момент подачи спе-
циального сигнала синхронизации (синхроимпульса), определяющего дис-
кретное время, причем состояние в которое перейдет ЦА определяется
сигналами на других входах.
Входы ЦА называются статическими, если на процессы его пере-
ключения влияет только значение входной переменной. Статический вход
ЦА называется управляющим, если изменение значения переменной х на
этом входе не может вызвать переключения ЦА, а лишь управляет харак-
тером воздействия на процессы переключения со стороны других входов.
Входы ЦА называются динамическими, если на процессы его пере-
ключения влияет только изменение значения входной переменной.
Статические и динамические входы могут быть прямыми и инверс-
ными. Условные обозначения прямого и инверсного статического и дина-
мического входов приведено на рис.4.3. Статический вход называется
прямым, если переключение ЦА осуществляется сигналом логической
единицы, и инверсным, если переключение ЦА осуществляется сигналом
логического нуля (рис.4.3,а).
x xX
x
а б
Рис.4.3
Динамический вход называется прямым, если переключение ЦА
осуществляется положительным фронтом входного сигнала, и инверсным,
если переключение ЦА осуществляется спадом входного сигнала
(рис.4.3,б).
Совокупность входов называется совокупностью установочных
входов, если допустимые комбинации значений переменных xm-1, xm-2, . . . ,
x1, x0 на этих входах можно отнести к одному из трех видов: пассивные,
установки 0 и 1, запрещенные.
Q n f Q n1 , X 1n , X 2n ,..., C n .
Номер
Sn Rn Qn1 Qn Реакция триггера
набора
0 0 0 0 0 Хранение 0
1 0 0 1 1 Хранение 1
2 0 1 0 0 Подтверждение 0
3 0 1 1 0 Сброс в 0
4 1 0 0 1 Установка 1
5 1 0 1 1 Подтверждение 1
6 1 1 0 Ф Неопределен-
ность
7 1 1 1 Ф Неопределен-
ность
Рис. 4.4
4.4.1. RS-триггеры
Рис. 4.6
Q n R n S n Q n1 (4.6)
Sn Rn Qn
0 0 запр.
0 1 1
1 0 0
1 1 Qn1
Рассмотренный триггер на ИЛЭ И-НЕ называют RS-триггером с
инверсными входами ( S , R ), т.к. он управляется сигналами, соответст-
вующими логическому 0.
Для нормального функционирования триггера должно выполнять-
ся условие S n R n 0 .
Рис. 4.8
Функциональная схема триггера, соответствующая выражению
(4.8), приведена на рис. 4.8,а, а УГО этого триггера – на рис. 4.8,б.
Порядок переключения RS-триггера на ИЛЭ ИЛИ-НЕ приведен в
таблице 4.3.
Таблица 4.3
n
S R n
Qn
0 0 Qn1
0 1 0
1 0 1
1 1 запр.
Синхронные RS-триггеры
Рис. 4.9
Таблица 4.4
С S n
R n
Qn
0 0 0 запр.
0 0 1 1
0 1 0 0
0 1 1 Qn1
1 0 0 Qn1
1 0 1 Qn1
1 1 0 Qn1
1 1 1 Qn1
Таблица 4.5
С Sn Rn Qn
0 0 0 Qn1
0 0 1 Qn1
1 0 Qn1
0 1 1 Qn1
1 0 0 Qn1
1 0 1 0
1 1 0 1
1 1 1 запр.
Рис. 4.10
Рис. 4.11
4.4.2. JK-триггеры
Рис. 4.12
Q n S n Q n1 R n Q n1 ,
(4.14)
Q n R n Q n 1 S n Q n 1 .
Рис. 4.13
Jn Kn Qn
0 0 Qn1
0 1 0
1 0 1
1 1 Qn
Рис. 4.14
Qn Dn . (4.16)
Таблица 4.7
Сn Dn Qn1 Qn
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 1
1 1 1 1
. (4.17)
C n D n C n D n Q n 1
Для реализации D-триггера на ИЛЭ И-НЕ преобразуем выражение
(4.17), используя теорему де Моргана.
Тогда
Q n C n D n C n D nQ n1 . (4.18)
Сравнивая полученное выражение (4.18) с (4.6), можно отметить,
что эти выражения идентичны при
S n C n Dn и R n C nD n . (4.19)
Преобразуем выражение R C D для того, чтобы использовать
n n n
реализацию S n C n D n
R n C n D n C n D n С nC n C n C n D n C n Dn C n . (4.20)
Функциональная схема синхронного D-триггера на основе RS-
триггера с инверсными входами с учетом выражений (4.19) и (4.20) пред-
ставлена на рис. 4.16,а.
Рис. 4.16
Рис. 4.18
Рис. 4.19
4.4.4. Т-триггеры
Рис. 4.21
На практике получил распространение Т-триггер, построенный на
трех асинхронных RS-триггерах с инверсными входами (рис. 4.22,а).
Рис. 4.22
Рис. 4.24
Рис.4.25
Рис.4.26
Рис.4.27
4.5.3. Регистры сдвига
Рис.4.28
Двоичное число в последовательном коде, начиная с младшего
разряда, подается на вход D триггера старшего разряда T3 . По фронту
каждого тактового импульса кодовая комбинация будет продвигаться от
разряда к разряду вправо и после окончания четвертого тактового им-
пульса запишется в регистр. Таким образом, для записи n-разрядного
слова необходимо подать n импульсов сдвига.
Считывание информации последовательным кодом осуществляет-
ся, как и запись, путем поразрядного сдвига записанной информации к
выходу Q0 . При этом на вход D триггера T3 подается напряжение логи-
ческого нуля, что приводит к последовательному обнулению всех триг-
геров последовательностью тактовых импульсов. Для считывания ин-
формации последовательным кодом потребуется такое же число импуль-
сов сдвига, как и при записи.
Считывание информации параллельным кодом осуществляется в
паузе между последним n -ым импульсом сдвига одного цикла записи и
первым импульсом сдвига другого цикла записи или считывания после-
довательным кодом.
Таким образом, с помощью регистра сдвига можно осуществлять
преобразование двоичного кода из последовательной формы представ-
ления в параллельную. Если в триггерах, на которых собран регистр,
кроме входа D , имеются установочные входы S , то можно осуществить
запись в регистр информации параллельным кодом и преобразовать ее из
параллельной формы представления в последовательную.
Рис.4.29
Рис.4.30
а Рис.4.31 б
Рис.4.32
После опрокидывания из 0 в 1 триггера младшего разряда ТТ 0 за счет
обратной связи на входы J и K триггера старшего разряда происходит
его опрокидывание в единичное состояние в следующем такте. Сигналы,
снимаемые с выходов Q триггеров кольцевого регистра, могут быть ис-
пользованы для поочередного управления различными устройствами.
4.5.5.Рекуррентные регистры
Рис.4.33
Таблица 4.8.
Q
Номер такта Q3 Q2 Q1 Q0
Исходное
1 0 0 0
состояние
I 0 I 0 0
2 0 0 I 0
3 I 0 0 I
4 I I 0 0
5 0 I I 0
6 I 0 I I
7 0 I 0 I
8 I 0 I 0
9 I I 0 I
10 I I I 0
II I I I I
12 0 I I I
13 0 0 I I
14 0 0 0 I
15 I 0 0 0
Рис.4.34
Рис4.35
ЛИТЕРАТУРА
1. Бродин В.Б., Шагурин И.И. Микроконтроллеры: Справочник. – М.:
ЭКОМ, 1999. – 395с.
2. Вениаминов В.Н., Лебедев О.Н., Мирошниченко А.Н. Микросхемы и их
применение: Справ. Пособие. – 3-е изд., перераб. и доп. – М.: Радио и
связь,1989. – 240с.
3. Гилмор Ч. Введение в микропроцессорную технику: Пер. с англ. _ М.:
Мир, 1984. 334 с.
4. Гусев В. В.,Зеличенко Л.Г., Конев К.В. и др. Основы импульсной и
цифровой техники. Уч. Пос. для вузов. – М.: Сов. Радио, 1975. – 440с.
5. Зельдин Е.А. Цифровые интегральные микросхемы в информационной
измерительной аппаратуре. – Л.: Энергоатомиздат, 1986. – 280с.
6. Каган Б.М., Сташин В.В. Основы проектирования микропроцессорных
устройств автоматики. – М.: Энергоатомиздат, 1983. - 304 с.
7. Клочков Г.Л. Импульсные и цифровые узлы радиоэлектронных средств.
В 4 - х частях. – Воронеж: ВИРЭ, 1995. – 560 с.
5. Лебедев О.Н., Мирошниченко А.В., Телец В.А. Изделия электронной
техники. Цифровые микросхемы. Микросхемы памяти. Микросхемы
ЦАП и АЦП: Справочник – М.: Радио и связь, 1994. - 248 с.
6. Микросхемы памяти, ЦАП и АЦП: Справочник – 2-е изд. /О.Н. Лебе-
дев, А-Й. К. Марцинкявичус, Э-А. К. Багданскис и др. – М.: КУбК-а,
1996. - 384 с.
7. Макаров Г.В., Плутес Д.В., Тюрин С.В. Элементы проектирования мик-
ропроцессорных устройств и систем: Учебное пособие. Воронеж: Изд-
во ВГТУ, 1998. - 128 с.
8. Пухальский Г.И., Новосельцева Т.Я. Проектирование дискретных уст-
ройств на интегральных микросхемах: Справочник. – М.: Радио и
связь, 1990. – 304с.
9. Память на любой вкус.Компьютер пресс, декабрь 2002г.
10. Сташин В.В., Урусов А.В., Мологонцева О.Ф. Проектирование цифро-
вых устройств на однокристальных микроконтроллерах. – М.: Энерго-
атомиздат, 1990. – 224 с.
11. Угрюмов Е.П. Цифровая схемотехника. – СПб.: БХВ – Санкт-Петер-
бург, 2000. 528 с.
12. Фрике К. Вводный курс цифровой электроники. – М: Техносфера, 2003.
432с.
13. Хоровиц П., Хилл У. Искусство схемотехники: В трех томах: Т.2. Пер.
с англ. – 4-е изд., перер. и доп. – М.: Мир, 1993. – 371 с.
14. Шило В.Л. Популярные цифровые микросхемы: Справочник / 2-е изд. –
Челябинск: Металлургия, 1989. – 352 с.