Открыть Электронные книги
Категории
Открыть Аудиокниги
Категории
Открыть Журналы
Категории
Открыть Документы
Категории
УСТРОЙСТВА ПАМЯТИ
План
12.1. Запоминающие элементы цифровых систем и устройства последовательностного типа
(триггеры, регистры, счетчики).
12.2. Полупроводниковые устройства памяти (ОЗУ, ПЗУ).
Триггерные системы, обычно называемые различного типа триггерами, состоят из одной или
нескольких триггерных ячеек, объединенных посредством комбинационных схем (КС). Триггерная
ячейка, базирующаяся на элементе памяти имеет единственную внутреннюю переменную z = Q,
принимающую два возможных значения (0; 1). Выходная величина совпадает с переменной состояния y
= Q и, как правило, триггер имеет два взаимно дополняющих выхода (прямой Q и инверсный Q ).
Входные управляющие сигналы разделяют по выполняемой ими роли: информационные
(логические); подготовительные (разрешающие); исполнительные (командные).
Тип триггера определяется его логическим уравнением, получаемым из таблицы состояний,
которая содержит значения выходного сигнала Q ( n1) в (n+1) такте в зависимости от информационных
сигналов X (n) и предшествующего состояния Q (n) . Для обозначения типа триггера используют
наименования информационных входов (RS, JK, T, D).
С использованием различных КС можно построить значительное число разновидностей
триггерных систем. Общее количество различных триггеров с p входами можно рассчитать по формуле
m=52p, т.е. число одновходовых триггеров m1 = 25, двухвходовых m2 = 625 (большая часть из них на
практике не используется). Наиболее распространены в ЦВУ модификации тактируемых RST триггеров,
универсальных JK триггеров, D - триггеров задержки и Т триггеров со счетным входом.
Одноступечатая триггерная ячейка имеет в качестве элемента памяти RS- триггер, охваченный
через комбинационную схему (КС) обратной связью (рис.7.2).
x1 Q
КС R Т
x2 Q
S
Rn Sn Q n+1 Режимы
0 0 Qn хранения
0 1 1 установка
1 0 0 сброс
1 1 н/о запрещенные
R uc R Т R Т
Ri R Т Q U1 R Т
С С
c UП С
Si Q tc S S
U0 S
а) S S
б)
t в) г) д)
Рис. 7.3. Структура синхронного RS триггера (а), форма синхроимпульса (б) и обозначения
синхронизации: уровнем (в), фронтом (г), спадом (д)
Сигналы на информационных входах устанавливаются до подачи синхроимпульса. При любых
наборах информационных сигналов R, S и нулевом уровне синхросигнала с = 0 непосредственно на
входах элемента памяти (асинхронного RS триггера) имеем Ri = 0; Si = 0 и триггер находится в режиме
хранения (табл.7.2). Если с = 1, то триггер функционирует как базовый асинхронный RS –триггер.
Таблица 7.2. Состояния и переходы синхронного RS триггера
S ТT Q
J & S ТT Q J
c С С
Q K Q
K & R
R
а) б)
Рис.7.6. Структура JK триггера (а) и его обозначение (б)
Включение элементов ИЛИ в цепи обратной связи позволило организовать входы J (Jump –
переброс) и K (Keep – удержание), а также устранить неопределенность в состояниях базового RS
триггера. При поступлении на вход комбинации J =1, K =1 на его выходе устанавливается состояние
противоположное предшествующему (табл.7.4).
n 1 n n
В соответствии с таблицей состояний имеем логическую формулу Q T Q TQ ,
сопоставление которой с формулой JK –триггера показывает, что счетный триггер просто реализовать
на основе универсального триггера (рис.7.7,а), на информационные входы которого поданы единичные
сигналы.
U1 Q T
J TT t
Т C Q
K t
а) б)
Рис.7.7.
Реализация счетного триггера (а) и его временные диаграммы (б)
Регистры
x x x
D Т y D Т y D Т y
С 1 Q & С 2 Q & С n Q &
R R R
R
c
c
Рис. 7.8. Структура регистра памяти
Ввод кода двоичного числа X = (xn... x2 x1) осуществляется при подаче единичного сигнала на
вход синхронизации c1 одновременно во все разряды. Вывод хранимого кода на шину Y производят
через выходные схемы совпадения при подаче единичного сигнала на вход разрешения чтения с2 .
Информацию из регистра можно считывать многократно без ее разрушения. Для установки
регистра в начальное (нулевое) состояние используют объединенные входы (сброса) триггеров R. Для
получения числа в обратном коде следует организовать съем сигналов с инверсных выходов триггеров.
Наращивание разрядности регистров памяти получают добавлением аналогичных регистров и
объединением соответствующих входов синхроимпульсов и сброса.
Регистры сдвига предназначены для выполнения разнообразных операций: приема, хранения и
выдачи двоичных чисел в последовательном или параллельном кодах, сдвиг кода вправо или влево на
заданное число разрядов, задержки передаваемой информации на m тактов. В этих регистрах с
приходом каждого тактового импульса происходит введение разряда двоичного числа в первый триггер
и перезапись (сдвиг) содержимого последующих триггеров на один разряд вправо.
Структура n - разрядного регистра сдвига представляет собой каскадное соединение n
двухступенчатых триггеров, в которых прием и передача информации разделены во времени.
В трехразрядном регистре сдвига вправо (рис.7.9,а) младший разряд вводимого числа X = (x2 x1
x0), например, X = 101 подается на вход и записывается в первую ячейку в момент окончания первого
синхроимпульса.
Q0 Q1 c
X Q2 t
J TT J TT J TT Q0
Y
C C C 1 t
Q1
1 K K K t
Q2 0
c t
а) б)
Рис.7.9. Структура однонаправленного регистра сдвига (а) и временная диаграмма (б)
С приходом следующего сигнала синхронизации (рис.7.9,б) единица из ячейки первого разряда
переносится в следующую, а в нее заносится следующий разряд числа x1 = 0. За три такта в регистр
будет записано трехразрядное число, т.е. на выходах ячеек образуются сигналы Q2 = 1, Q1 = 1, Q0 = 1. За
следующие три такта хранимое число может быть выведено в последовательном коде на выход Y .
Для параллельного вывода данных к выходам Q2, Q1, Q0 следует подключить схемы совпадения,
открываемые разрешающим чтение сигналом V, аналогично тому как это было сделано в параллельном
регистре с помощью схем совпадения, управляемых сигналом с2.
Для построения регистра смещающего код числа влево выходы последующего триггера
соединяют с входами предыдущим.
Использование в цепях межкаскадных связей комбинационных схем совпадения (рис.7.10) дает
возможность электрического управления порядком соединения ячеек для получения реверсивного
регистра, обеспечивающего сдвиг числа влево и вправо.
M 1 Q3
Q1 Q2
& 1 D ТТ & 1 D ТТ & 1 D ТТ
XL & & & (3)
(1) (2)
c c c
с XR
Счетчики
Q0 Q1 Q2 c
S TT S TT S TT t
c Q0
Т Т Т 1 t
Q1
1 t
R R R Q2
0 t
«уст.0» t1 tз
а) б)
Рис.7.11.
Структура двоичного счетчика (а) и диаграммы его работы (б)
При поступлении входных импульсов по их спаду происходит последовательное изменение
состояния всех триггеров (рис.7.11,б). Такое переключение, называемое естественным порядком счета,
позволяет запомнить в двоичном коде N =2n поступивших импульсов. Например, к моменту t1 на вход
воздействовало три положительных импульса и на выходах зафиксировано двоичное число 011 = 32.
При поступлении импульса с номером 2 n счетчик вновь переходит в нулевое состояние и повторяет
цикл счета. Счетчик обычно снабжен входом S для предварительной записи кода заданного числа и
входом R, по которому все разряды можно установить нулевое состояние.
Период следования периодически повторяющихся импульсов на выходе каждого последующего
каскада увеличивается вдвое по сравнением с предшествующим, т.е. происходит удвоение частоты
следования, что находит отражение в названии «счетчик – делитель».
К характерным параметрам счетчика относят емкость и быстродействие. Под емкостью
понимают число импульсов, доступное счету за один цикл, называемое модулем счета Ксч (для
двоичного счетчика Ксч = 2 n ). Быстродействие характеризуют временем установления кода tуст, т.е.
времени с момента поступления входного сигнала до перехода счетчика в новое устойчивое состояние и
разрешающей способностью tр, определяемым как минимальный интервал между двумя входными
сигналами, не приводящий к сбоям. Обратную разрешающей способности величину называют
максимальной частотой счета Fmax .
Время установления кода зависит от параметров триггеров и способа организации переноса, т.е.
прохождения сигналов между триггерами. В двоичном счетчике с последовательным переносом каждая
последующая ячейка переключается сигналом, формируемым на выходе предыдущего разряда, и при
переключении всех триггеров в момент завершения цикла новое состояние установится с задержкой tз =
n tп , где n, tп – число триггеров и время переключения каждого.
Для уменьшения времени задержки распространения применяют счетчики с параллельным
переносом, в которых комбинационная схема, которая обеспечивает одновременный перенос во всех
разрядах. В таких счетчиках, построенных на JK- триггерах, счетные импульсы поступают
одновременно на входы триггеров всех разрядов (рис.7.12,а).
Q0 Q1 Q2 Q3 V CT Q1
D1
& & Q2
D2
Вх J TT J TT J TT J TT D4 Q4
c c c c D8
K K K K Q8
T
R
а) б)
Рис.7.12. Структура счетчика с параллельным переносом (а) и обозначение (б).
Схема на элементах совпадения “И” разрешает срабатывание каждого последующего триггера
только при наличии единиц на выходах всех триггеров предшествующих разрядов.
Функционально завершенный счетчик имеет вход Т счетных импульсов, вход R установки
нулевого состояния, входы D1, D2, D4, D8 предварительной параллельной записи по сигналу
разрешения V, выходы Q1, Q2, Q4, Q8, а также дополнительные входы выбора кристалла, разрешения
счета (рис.7.12,а).
Двоичный сумирующий счетчик работающие в соответствии с алгоритмом k : = k +1 для всех
состояний k от 0 до 2 n–1. В цифровых устройствах нашли применение вычитающие счетчики k : = k –1,
которые можно построить аналогично суммирующим при подаче на входы последующих триггеров
сигналов с инверсных выходов предыдущих.
С помощью комбинационной схемы реализуются реверсивные счетчики, объединяющие схемы
суммирования и вычитания (рис. 7.13).
M
M
Вх J TT J TT & 1 J TT Q2
Q0 & 1 Q1
c c c
K & K & K
R R R R
DO/DI УУ накопитель
DCy
А0 , . . Аn
CS, W/R… DCx
с ЗЭ
A5
MUX1 MUX2 MUX7
A6
D0 D1 D7
Адресные шины разделены на две части: первая задает код выбора строки, а вторая определяет
номер селектора 4:1 (MUX0, . . MUX7), подключающего заданное слово (группу ЗЭ) через усилители
записи - чтения к шинам данных. Режим работы задает устройство управления.
Как уже указывалось, ЗУ с матричной организацией имеют единственную линию данных и
позволяют производить запись - чтение данных побитно в соответствие с адресом. Большие блоки
памяти достаточно просто построить на базе одноразрядных БИС с помощью наращивания разрядности
до требуемого уровня путем объединения одноименных адресных и управляющих входов. Такое
соединение обеспечивает минимальную емкостную и токовую нагрузку вследствие отсутствия
параллельного соединения шин данных.
Для наращивания числа хранимых слов в блоке, состоящем из одинаковых ИМС, объединяют
одноименные управляющие входы и соединяют параллельно шины данных на входе и выходе для
образования входной и выходной шин блока (рис.8.5). Адресное пространство блока расширяется путем
добавления старших разрядов, которые используются для выбора соответствующей микросхемы. ЗУ с
такой организацией носят название страничных. Это отражает процесс заполнения модулями в
соответствии с номером страницы, задаваемой кодом старших разрядов адреса А6, А7.
А0 А0 RAM А0 RAM
А1 1 А1 4
А1
. f0 . f0
. .
f1 f1
А5 А5 А5 DO
f2 f2
DI0 DI0
. f3 . f3
DI . .
DI3 DI3
W/R W/R W/R
А6 DC CS CS
А7
1 1
Rg A DCx
A RAM
Э1 Э1 0A
i 1
j 2
3
i+1 4
DO
Эj1 Эjk 5
DI 6
W/R УУ 7
DI
r C W/R DI
DCy 5V
1 k
CS 0V
а) б)
CS & V
DI
V УЗ
Kc Ky
а)
DO Dj0 Dj1
УЧ
Ux
t
Uy
t
CS
t
DI τ
t
W/R
t
D
б) t
Т3 Т1 Т2 Т4 Тn Тn Т4
Т3
С1 С2 С1 С2
xr xr
а) б)
Рис.8.8. Запоминающие элементы статического ОЗУ: а – n-МДП, б – КМДП
Si* Al (D)
Si*
(Х ) SiO2
(0) X D
CХ Т
n+ n+
CХ СD
а) p-Si б) 0
DO
И З С И З С
Ic
X Y
SiO2 SiO2
+ + + +
n n n n
Uз Si*
p-Si Si3N4 p-Si
U0н U0в
а) б) в) г)
Рис.8.12. Характеристики бистабильного транзистора (а); схема ЗЭ (б); структуры транзисторов с
плавающим затвором (в) и МНОП (г)