Objetivos

9 Implementar bloques básicos para el diseño

Laboratorio de Diseño Microelectrónico microelectrónico full-custom
ƒ Sumadores
ƒ Biestables
Curso 2007-2008 9 Diseño bit-slice
9 Realizar una comparación de área-prestaciones
de diferentes implementaciones
Estudio de arquitecturas básicas 9 Aprovechar los conocimientos previos
9 Libertad de diseño elevada
9 Trabajo en equipo

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Suma de un bit

Half Adder A B
Full Adder
A B

S= Cout S= Cout C

Cout = Cout = S
S

Sumadores A B Cout S A B C Cou S

0 0 0 0 0 t

0 1 0 0 1
1 0 0 1 0
1 1 0 1 1
1 0 0
1 0 1
1 1 0
1 1 1

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Suma de un bit Diseño del Full Adder I

Half Adder A B
Full Adder
A B
9 Implementación directa de las ecuaciones
S = A⊕ B Cout S = A⊕ B ⊕ C Cout C
S = A⊕ B ⊕C
Cout = AB S
Cout = MAJ ( A, B, C ) S Cout = MAJ ( A, B, C )
A B Cout S A B C Cou S
0 0 0 0 0 0 0 t0 0 A A B B C C

0 1 0 1 0 0 1 0 1
A A
1 0 0 1 0 1 0 0 1
1 1 1 0 0 1 1 1 0
B B
A
B S B
C C C
1 0 0 0 1 A
S
A B B
MAJ

C C C A
1 0 1 1 0 B Cout
Cout
C B
B B C A
1 1 0 1 0 A B B

1 1 1 1 1
A A

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 Diseño del Full Adder II Trazado

9 Factor S función de Cout 9 Trazado inteligente

S = ABC + (A + B + C)(~Cout) ƒ Utilizar transistores grandes en el camino crítico
ƒ Eliminar inversores de salida
9 El camino crítico es normalmente de C a Cout en
el sumador ripple
MINORITY
A
B
C
Cout S
S

Cout
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PGK Otra estructura: Mirror Adder

9 Para un full adder, definimos lo que sucede con VDD

los acarreos VDD VDD A

ƒ Generate: Cout = 1 independiente de C A B B A B Ci B

oG=A•B Kill
"0"-Propagate
ƒ Propagate: Cout = C A
Co
Ci
S
Ci
oP=A⊕B Ci
A
ƒ Kill: Cout = 0 independiente de C "1"-Propagate Generate

o K = ~A • ~B A B B A B Ci A

Co(G,P)=G+PCi
24 transistors
S(G,P)=P+Ci

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Lógica (CPL) Dual-rail domino

9 Complementary Pass Transistor Logic (CPL) ƒ Muy rápido, pero grande y con elevado consumo
ƒ Ligeramente más rápido, área mayor ƒ Útil en multiplicadores de alta velocidad

B
φ φ
B Cout _h Cout _l
C_h A_h C_l A_l
B C
A
B C A_h B_h B_h A_l B_l B_l

B C B C
S Cout
A
B C B C S_l φ S_h
A C_l
B C B C C_h C_h
S Cout

A
B B_l
B_h B_h
B
A_h A_l

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 LookAhead - Idea básica Carry Look-ahead (CLA)

C0,k = Gk+PkC0,k-1 = Gk+Pk(Gk-1+Pk-1C0,k-2) = VDD

= Gk+Pk(Gk-1+Pk-1(... + P1(G0+P0Ci,0)))
G3

A0 ,B 0 A1 ,B 1 AN-1 ,BN-1 G2
...

G1 Lineal con el
G0
número de bits
Ci,0 Puede haber
Co,3 problemas de fan-
out en alguna
línea
P0

P1
En la práctica no
Ci,0 P0 Ci,1 P1 válido más que
Ci,N-1 PN-1 P2 para 2 o 3 bits
... P3

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Transmission Gate Full Adder Comparación de retardos de sumadores

P
VDD 50.0
VDD Ci
A
P S Sum Generation 40.0
ripple adder

A A P Ci
30.0
A P VDD
B B
tp

linear select
VDD A
P 20.0
P Co Carry Generation
Ci Ci Ci 10.0 square root select

A
Setup P
0.0
0.0 20.0 40.0 60.0
N

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Introducción

9Flip-flops D (DFFs) son uno de los componentes

principales en FSMs;
9FSMs forman parte de la lógica de control →
FLIP-FLOPS 20% del consumo del procesador;
9Tendencia: incremento de la complejidad de la
lógica de control;
9Optimizar DFFs → optimizar procesador;

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 Dos enfoques de implementación Rs-Flip Flop
9Basados en báscula RS
ƒ Biestable JK S R Q Q
S
ƒ Biestable D
Q
S Q 0 0 Q Q
1 0 1 0
9Basados en cargas dinámicas R Q
R Q
0 1 0 1
1 1 0 0
ƒ Implementación convencional
ƒ Implementación de área reducida
ƒ Implementación de consumo reducido
ƒ Implementación push-pull: optimización de S R Q
S Q Q
S Q
prestaciones (velocidad) R Q
1 1 Q Q
Q 0 1 1 0
R
1 0 0 1
0 0 1 1

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JK- Flip Flop Flip-Flop D y T

Jn Kn Qn+1 T J D J
J S Q Q Q Q
0 0 Qn φ φ φ φ
φ 1
0 0 Q Q
Q 1 0 1 K K
K R Q
1 1 Qn

(c)
(a) J Q T Q D Q
φ
K Q
φ Q φ Q
(b)

Toggle Flip-Flop Delay Flip-Flop

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Master-Slave Flip-Flop Flip-Flop Disparado por flanco

MASTER SLAVE

SI
J S Q S Q Q J

S Q Q
RI
K R Q R Q Q
φ

R Q Q
φ K

PRESET

J Q
φ J
Q
Q
K >φ
Q
CLEAR K

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 Basado en carga: Tradicional Área reducida
9Activo en flanco de bajada; 9Se eliminan las puertas de transmisión de los
9Implementación mediante dos latches: 16 trts; bucles de retroalimentación;
9Velocidad limitada por retardo de dos puertas; 9Consumo se incrementa en 18%;
9Velocidad se reduce en 42%;

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Bajo consumo Push-Pull

9El inversor y la puerta de transmisión del bucle
de retroalimentación se sustituyen por inversor
tri-estado;
9Reducción de potencia en 1% y reducción de
velocidad en 3%;
9Adición de inversor y puerta de transmisión
entre las salidas de latches master y slave
(efecto push-pull en el slave);
94 MOSFETs adicionales, 31% más rápido, 22%
de consumo adicional;

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