Вы находитесь на странице: 1из 23

Федеральное государственное автономное образовательное учреждение

высшего образования «Национальный исследовательский университет


«Московский институт электронной техники»

Факультет электроники и компьютерных технологий


Кафедра интегральной электроники и микросистем

Курсовая работа
по предмету «Основы проектирования электронной компонентной базы»

Двухрежимный блок проверки принадлежности 8-


разрядного числа множествам простых чисел или числам
Люка

Выполнила: студентка группы ЭН-41


Бойко А.Д.
Проверил: старший преподаватель
кафедры ИЭМС
Швец А.В.

Москва 2021
Содержание
1 Техническое задание.................................................................................................3
2 Логическое проектирование.....................................................................................4
3 Схемотехническое проектирование.......................................................................13
4 Топологическое проектирование...........................................................................17
Заключение.....................................................................................................................20
Список литературы........................................................................................................21

2
1 Введение
Простые числа – это такие числа, которые делятся на себя и на единицу
(например: 2, 3, 5, 7 и т. д.).

Числа Люка - именно числа, не последовательность, вытекают напрямую из


чисел Фибоначчи и на самом деле, гораздо интереснее из-за своей связи с золотым
сечением. Числа Люка формируются практически тем же образом, что и
Фибоначчи, за одним исключением, они начинаются так: 2, 1, 3, 4, 7, 11, 18, 29…
Каждое последующее число формируется из суммы двух предыдущих.

В данной работе описано проектирование двухрежимного блока проверки


принадлежности 8-разрядного числа множествам простых чисел или числам Люка.

3
2 Техническое задание
По варианту 14_03 задано устройство «Двухрежимный блок проверки
принадлежности 8-разрядного числа множествам простых чисел или числам Люка»
с логическим базисом И-НЕ. Детали технического задания указаны в таблице 1.
Таблица 1 – Техническое задание
№ Параметр ТЗ Значение
1 Номер варианта 14_03
2 Логический базис И-НЕ
3 Технологический базис HCMOS-0.18UM
4 Время фронта и среза t фр ,ср , нс 5
5 Рабочая частота по выходному сигналу, f раб , МГц 15
6 Нагрузочная ёмкость C н, пФ 5
7 Напряжение питания V dd , В 2
Технологические параметры для расчётов
1 Пороговое напряжение n-МДПТ, V tn, В 0,34
2 Пороговое напряжение p-МДПТ, V tp , В -0,4
3 Удельная крутизна n-МДПТ, K 0 n, мкА/ В2 250
4 Удельная крутизна p-МДПТ, K 0 p , мкА/ В2 150
5 Толщина подзатворного окисла, t ох, мкм 4
6 Толщина межслойного окисла, h ох, мкм 1,3
7 Удельное сопротивление металла-1, Rme 1, Ом/□ 0,15
8 Удельное сопротивление металла-1, Rme 2, Ом/□ -
9 Удельное сопр. поликремния, R ploy , Ом/□ 4

3 Логическое проектирование
4
В таблице 2 представлена таблица истинности для данного устройства,
которое определяет числа Люка.
Числа Люка:1,2,3,4,7,11,18,29, 47,76,123,199
Таблица истинности чисел Люка, в которой записаны только подходящие
значения.

Рисунок 1- Таблица истинности чисел Люка


В этой таблице я решила сгруппировать первые 4 бита, а далее уже объединяю
побитно. Создаю блоки С1, С2, С4, С9, С15 и элементы к которым
подключаются входы а0, а1, а2, а3, и выходы из блоков. (рис. 1-5).
Если на блоки будет подаваться подходящая комбинация из первых четырех
битов, то дальше идет проверка по каждому последующему биту. И если все
удовлетворяет таблице истинности, то мы получаем на выходи логическую
единицу.

5
Рисунок 2 - Подключение чисел Люка и простых чисел.

Рисунок 3 - Блок C2 .

Рисунок 4 - Блок C4.

6
Рисунок 5 - Блок C9.

Рисунок 6 - Блок C15.

Для корректной работы схемы и ее минимизации создается блок OR.

Рисунок 7 - Блок OR.

7
Рисунок 8 - Блока для чисел Люка.

Далее прописала также таблицу истинности для простых чисел, состоящих только
из подходящих значений.

8
Рисунок 9 - Таблица истинности для простых чисел.

В этой таблице я решила сгруппировать первые 4 бита, а далее уже объединяю


побитно. Использую ранее созданные блоки для чисел Люка.
Если на блоки будет подаваться подходящая комбинация из первых четырех
битов, то дальше идет проверка по каждому последующему биту. И если все
удовлетворяет таблице истинности, то мы получаем на выходи логическую
единицу.

9
Рисунок 10 - Блока для простых чисел.

Далее для двух схем делаем мультиплексирование. Делаем сигнал Sel. При
значении сигнала Sel 1 проверяются числа Люка, а при значении сигнала Sel 0
проверяются простые числа.

Рисунок 11 - Полная схема.


10
Рисунок 12 - Моделирование схемы.

11
Рисунок 13 - Моделирование простых чисел.
12
Рисунок 14 - Моделирование чисел Люка.

13
4 Схемотехническое проектирование
По техническому заданию, полное устройство должно быть реализовано на
технологическом базисе HCMOS – 0.18 um. Рассчитаем геометрические параметры
транзисторов. По технологическому базису длина канала L p=Ln =0.18 um.

Соответственно, найдем ширину n-канального транзистора:


W n =λ∗4 =0.1*4=0.4 um

Где λ – параметр, определяющий величину максимально допустимого


случайного смещения элементов топологии.
Рассчитаем ширину p-канального транзистора:
K n∗W n K p∗W p
=
Ln Lp
Kn 250
W p= ∗W n= ∗4∗λ=1.67∗4∗λ=7 λ
Kp 150
W p =7 λ=0.7 um
Где K n и K p – удельные крутизны n- и p-канальных транзисторов.
Реализуем логические элементы в КМДП-базисе, их схемы и УГО
представлены на рисунке 15:

Рисунок 15 - Схема элементов НЕ, 2И-НЕ и 3И-НЕ и их УГО


Следующим этапом проведем моделирование буферного элемента –
специальный элемент ввода/выводы, предназначенный для обеспечения заданного
быстродействия при работе на большую выходную нагрузочную емкость
микросхемы. Согласно техническому заданию С Н=5 пФ. Схема моделирования и
его результаты представлены на рисунках 16 и 17.

14
Рисунок 16 - Схема моделирования буферного элемента

Рисунок 17 - Результаты моделирования буферного элемента

Проанализировав результаты моделирования, можно сделать следующий


вывод: для обеспечения заданного быстродействия 5 нс, коэффициенты ширин для
входного и выходного инверторов буферного элемента, будет равняться 4 и 15.
Для определения максимальной нагрузочной способности промоделируем
специальную схему – кольцевой генератор. Данная схема представляет из себя
последовательное включение нечетного числа инверторов большего или же
равного максимальному логическому пути, то есть 25. Промоделируем схему
кольцевого генератора с минимальной нагрузкой – без дополнительных вентилей и
максимальной средней нагрузкой, 2 элементов на каждый инвертор (рисунок 18 и
19).

15
Рисунок 18 – Схемы кольцевых генераторов: без нагрузки и с максимальной
нагрузкой

Рисунок 19 - Результаты моделирования кольцевого генератора

Согласно техническому заданию, рабочая частота по входному сигналу


должна быть не меньше чем 15 МГц, ненагруженный кольцевой генератор
способен работать на частоте 330 МГц. Схема с максимальным средним
коэффициентом разветвления 3 в каждом узле способна функционировать при
частоте 152 МГц. По заданию, тактовая частота устройства должна составлять не
менее 15 МГ, следовательно, спроектированная схема удовлетворяет техническим
требованиям к разрабатываемому устройству.
Схема измерения динамических характеристик логических элементов и
результаты их моделирования по максимальному коэффициенту разветвления
представлены на рисунке 20 и в таблице 2.

16
Рисунок 20 – Схема измерения динамических характеристик логических вентилей

Таблица 2 – Динамические характеристики ЛЭ.


tфр tср 01
t зд
10
t зд Нагрузка
пc пc пc пc
Инвертор 73 54 48 36 3*CINV
2И-НЕ 73 44 53 26 3*CINV
3И-НЕ 73 45 57 21 3*CINV
Буфер 4808 3587 3037 2272 С = 5 пФ
Соберем разрабатываемое устройство и промоделируем. Результаты
моделирования представлены на рисунке 21.

А)

Б)

17
В)
Рисунок 21 – Результаты моделирования электрической схемы устройства, а)
полное моделирование; б) моделирование чисел Люка; в) моделирование простых
чисел

Для нахождения максимального допустимой длины участка межсоединений


требуется решить уравнение квадратное уравнение:
2
R уд ме∗С уд ме∗Lmax + ( Rout ∗С уд ме + R уд ме ¿С ¿ )∗Lmax −0.1∗R out 1 ¿ С ¿=0
R0 me
R уд ме = – удельное погонное сопротивление
w me∗λ
W me∗λ∗ε∗ε 0
С уд ме = – удельная погонная емкость
H ox

[ ]
−1
K p∗W p
Rout = ∗(V dd −|V tp|) – выходное сопротивление инвертора
L
M max∗ε∗ε 0
С ¿= ∗( W p +W n )∗L – входная емкость логического элемента
t ox
Аналогично предыдущему пункту, используем полученные результаты
логического, схемотехнического проектирования и данные технического задания и
найдем решение квадратного уравнения.
R0 me кОм
R уд ме = =50
w me∗λ м
w me∗W me∗λ∗ε∗ε 0 пФ
С уд ме = =7.96
H ox м

[ ]
−1
K p∗W p
Rout = ∗(V dd −|V tp|) =1084.31 Ом
L
M max∗ε∗ε 0
С ¿= ∗( W p +W n )∗L=5.12 фФ
t ox
18
Lmax =50.53 мкм

5 Топологическое проектирование
На первом этапе топологического разрабатываются основные логических
вентили, используемые в логической схеме. Технологический базис согласно
техническому заданию HCMOS-0.18um. Минимальные размеры транзисторов
рассчитаны при реализации схемотехнического проектирования устройства.
На рисунке 22 и 23 представлены топологии основных логических вентилей
и их моделирование.

Рисунок 22 – Топология основных элементов

19
Рисунок 23 - Результат моделирования топологии основных элементов

На основе основных топологических ячеек разрабатывается полная


топология устройства. Его полная топология показана на рисунке 24,
моделирование показано на рисунке 25.

20
Рисунок 24 – Полная топология устройства

Рисунок 25 – Моделирование топологии устройства

21
Заключение
Разработано устройство - двухрежимный блок проверки принадлежности 8-
разрядного числа множествам простых чисел или числам Люка. Логическое
моделирование полностью выполняет поставленную задачу – выходной сигнал
устройства формирует единицу при контрольном числе в зависимости от
выбранного режима.
Разработанное устройство полностью удовлетворяет параметрам
технического задания. Буферный элемент с коэффициентами ширин 4 и 15 при
заданной нагрузочной емкости С=5 пФ успешно обеспечивает tфр=tcp=5 нс, рабочая
частота разработанного устройства составляет не более 152 МГц.
Топологическое проектирование выполнено успешно, разработаны основные
топологические вентили. По результату разработки итоговой топологической
сборки получено: максимальная длина провода составляет 680 мкм, площадь
кодировщика на кристалле составляет 175х123 мкм2.

22
Список литературы
1. Ракитин, В.В. Интегральные схемы на КМОП-транзисторах / Ракитин
В.В. – 1-е изд. – М.: 2007. – 307 с.
2. Касаткин, А. С. Электротехника: учеб. пособие для вузов / А. С.
Касаткин, М. В. Немцов. – 9-ое изд., стер. – М.: Издательский центр
«Академия», 2005. – 544с.
3. Миндеева, А. А. Моделирование схем в системе OrCAD: лаб.
практикум / А. А. Миндеева, Н. В. Гуминов– М.: МИЭТ, 2006.
4. Старосельский, В. И. Физика полупроводниковых приборов
микроэлектроники: учеб. пособие / В. И. Старосельский – М.: Высшее образование;
Юрайт-Издат, 2009. -463 с. – (Основы наук).

23

Вам также может понравиться