МОДУЛЬ 2

ЛЕКЦИЯ 3. Зелені обчислення, Energy Efficient Ethernet (IEEE 802.3az)

Компания ASUSTeK Computer с гордостью объявила себя первым производителем, который внедрил
поддержку новой спецификации IEEE 802.3az Energy Efficient Ethernet (EEE) в свои материнские платы. Этот
стандарт предусматривает снижение потребляемой мощности сетевой карты в периоды низкой сетевой
активности, что позволяет экономить до 81,3% электроэнергии (на уровне сетевой подсистемы).
ASUS уже давно стремится к первенству во внедрении так называемых “зелёных” технологий. Как
отмечается в пресс-релизе, она первой выпустила плату с блоком EPU (Energy Processing Unit), который
позволяет добиться наиболее эффективного использования энергии, вывела на рынок первую в отрасли плату,
отвечающую жестким требованиям Energy Star 5.0, принимает активное участие в проекте Climate Savers
Computing Initiative (CSCI). Благодаря поддержке IEEE 802.3az EEE сетевая карта потребляет в
энергосберегающем режиме всего 89,1 мВт вместо типичного значения около 476,8 мВт. Первыми платами с
поддержкой IEEE 802.3az EEE стали модели серий M4A89, M4A88 и M4A87TD

1 C.Ф. Тюрин, В.С. Харченко

«ЗЕЛЁНАЯ» ПРОГРАММИРУЕМАЯ ЛОГИКА:
КОНЦЕПЦИЯ И ЭЛЕМЕНТЫ РЕАЛИЗАЦИИ ДЛЯ FPGA ПРОЕКТОВ Системи обробки інформації, 2013,
випуск 9 (116) С84–91

Актуальность вопроса состоит в том, что эти средства, являясь инструментом управления
энергосберегающими системами, сами потребляют до 3% вырабатываемой энергии. Разработана концепция
«Energy modulated computing»
Задачей проекта является разработка научно-технологической компоненты по ресурсосбережению в
кристаллах микропропроцессоров, программируемых логических интегральных схем (ПЛИС), сетевого
оборудования, беспроводных и мобильных систем, дата-центров, разработке «зеленого» программного
обеспечения, web- и cloud-систем, менеджменту создания и реинжиниринга ИТ-инфраструктур . Одна из
составляющих проекта связана с разработкой курсов по энергоэффективным, «зелёным» ПЛИС типа FPGA
(Green FPGA). Энергоэффективность будет пониматься в смысле работы как объем вычислений на
единицу использованной энергии.
Анализ методов энергосбережения для FPGA проектов. Методы энергосбережения при проекти-
ровании и реализации систем на FPGA. Они базируются на таких принципах:
– режимной адаптации, при которой производится управляемое отключение (переход в «спя- щий»
режим) всего кристалла или его частей; – работе на пониженном напряжении при со- хранении допустимого
уровня сбоев вследствие не- штатном питании;
– уменьшения сложности проекта и его автоматной декомпозиции по критерию энергозатрат;
– диверсной синхронизации различных частей проекта (каналов), позволяющей уменьшить число
одновременно срабатывающих элементов;
– минимизации коммуникационных ресурсов проекта на уровне логических ячеек и др.
Следует подчеркнуть, что FPGA – это наиболее удобная технология для демонстрации и внедрения
принципов «зелёного» дизайна на вентильном и логическом уровнях. В то же время эти уровни недостаточно
исследованы для существующих и перспективных семейств FPGA. В свете этих трендов представляется
целесообразным исследовать возможности создания своего рода «зелёной», энергосберегающей логики,
ориентированной на FPGA.
Программи́руемая по́льзователем ве́нтильная ма́трица (ППВМ, англ. field-programmable gate
array, FPGA) — полупроводниковое устройство, которое может быть сконфигурировано производителем
или разработчиком после изготовления; наиболее сложная по организации разновидность
программируемых логических интегральных схем.
Программируются путём изменения логики работы принципиальной схемы, например, с помощью
исходного кода на языке описания аппаратуры (например Verilog). Могут быть модифицированы
практически в любой момент в процессе их использования. Cостоят из конфигурируемых логических блоков,
подобных переключателям с множеством входов и одним выходом (логические вентили, gates). В цифровых
схемах такие переключатели реализуют базовые двоичные операции AND, NAND, OR, NOR и XOR.
Принципиальное отличие ППВМ состоит в том, что и функции блоков, и конфигурация соединений между
ними могут меняться с помощью специальных сигналов, посылаемых схеме. В некоторых специализированных
интегральных схемах (ASIC) используются логические матрицы, аналогичные ППВМ по строению, однако они
конфигурируются один раз в процессе производства, в то время как ППВМ могут постоянно
1
перепрограммироваться и менять топологию соединений в процессе использования. Однако такая гибкость
требует существенного увеличения количества транзисторов микросхемы.

Существующая логика FPGA в большей части распределена в пространстве – по кристаллу кремния в

виде конфигурируемых логических блоков (КЛБ) , состоящих из логических элементов ЛЭ, программируемых
локальных и глобальных матриц соединений (ЛМС, ГМС, рис. 1).

Рисунок – Конфигурируемый логический блок FPGA

Каждый логический элемент ЛЭ строится как постоянное запоминающее устройство ПЗУ (LUT – Look
Up Table), представляющее собой мультиплексор 16–1, входы данных которого на- страиваются так
называемыми конфигурируемыми ячейками памяти (КЯ) (рис. 2) [10]. Элементарные мультиплексоры 2–1
построены на передающих транзисторах (рис. 3). Подобные структуры используются и в на- страиваемых
коммутаторах связей. Для компенсации падения напряжения в цепочке передающих транзисторов (имеются
ограничения на длину це- почки в соответствии с законами проектирования БИС Мида и Конвея – Правила
топологического проектирования Мида-Конвей [Электронный ресурс]. – URL: http://do.gendocs.ru/docs/index-
55156.html (дата обраще- ния 25.1.2013).) должны включаться бу- ферные элементы, которые представляют
собой КМДП инверторы. Интересно, что такие структуры на основе передающих транзисторов – это
удивительный возврат на новом уровне к некоему подобию последовательно-параллельных релейно-
контактных схем, методы синтеза которых были разработаны в 60-е годы 20- го века профессором Рогинским
В.Н.
Существующая логика FPGA настраивается по функциям и связям соответствующим файлом кон-
фигурации, объём которого составляет миллионы бит, а время загрузки – несколько миллисекунд. ПЗУ - LUT
реализация ЛЭ FPGA основана на совершенных дизъюнктивных нормальных формах (СДНФ) представления
логических функций, что требует значительных аппаратных затрат. Так, количество транзисторов в ЛЕ без
учёта коммутаций пропорционально 2n, где n – число переменных и определяется выражением:

В самом дереве мультиплексоров на n переменных их число равно , а в ячейках

конфигурации (КЯ) – 6 2n , и ещё n+1 инвертор, в каждом их которых 2 транзистора. В то же время большая
часть реализуемых m логических функций n переменных, например, в управляющих автоматах, имеет число
конъюнкций k много меньшее, чем общее число наборов n двоичных переменных: k « 2n.
Логика FPGA занимает относительно небольшой процент площади кристалла по сравнению с па-
мятью, но от неё во многом зависит энергопотребление и энергоэффективность системы на кристалле. В
настоящее время вычисление логических (булевых) функций и автоматных отображений в ЛЭ осуществ-
ляется аппаратно, что не позволяет в полной мере реализовать энергосберегающие технологии в FPGA.

Комп’ютерні й інформаційні мережі і системи автоматизація виробництва А.В. Дрозд, К.В. Защелкин,
Праці Одеського політехнічного університету, 2014. Вип. 1(43) ISSN 2076, С.162–168

2
 Программируемые логические схемы типа FPGA (Field Programmable Gate Array) являются широко
используемой элементной базой для построения цифровых систем. Микросхемы FPGA применяются в тех
областях, где нет сверхжестких ограничений по производительности и габаритам устройств, но требуются
характеристики, которые не могут быть обеспечены микропроцессорами или микроконтроллерами. Активное
использование микросхем FPGA в составе различных мобильных устройств, питающихся от автономных
источников, обусловливает актуальность проблемы снижения энергопотребления FPGA-проектов. Подходы к
решению данной проблемы выступают составной частью методологии оптимального использования
вычислительных ресурсов, имеющей обобщенное название “грин- компьютинг” (Green Computing, Green IT).
Мощность Pref, потребляемая цифровым вычислительным устройством, зависит от суммарной
эффективной емкости Cref за один такт работы устройства, напряжения питания Vref и частоты переключений fref:
Pref = CrefV ref 2 ∙fref , (1)
При этом сомножители Vref и fref в выражении (1) не являются независимыми друг от друга.
Минимальная задержка прохождения сигнала зависит от напряжения Vref по обратно пропорциональному
нелинейному закону [5]. Это означает, что снижение напряжения питания приводит к увеличению
минимальной задержки и соответственно к уменьшению максимально возможной частоты fref
функционирования устройства.
Исходя из формулы (1) выделяют три пути уменьшения мощности Pref:
— уменьшение величины Cref. Величина Cref в основном зависит от таких параметров, как площадь
кристалла; количество транзисторов, размещенных на нем; суммарная длина межсоединений. Уменьшение
величины Cref возможно только за счет применения иных технологических или архитектурных подходов,
которые изменяют указанные параметры;
— уменьшение величины fref. Предельное возможное (максимальное) значение величины fref
определяется задержкой прохождения сигнала между вычислительными блоками. От значения fref зависит то,
насколько быстро может быть выполнена вычислительная функция устройства. Уменьшение fref приводит к
пропорциональному уменьшению мощности потребления, но и к такому же уменьшению быстродействия
вычислителя. То есть, при уменьшении fref вычислительная задача решается за большее время, но в ходе ее
решения потребляется мощность, которая меньше первоначальной. Это, в итоге, не дает выигрыша по
суммарным затратам энергии на решение задачи;
— уменьшение величины Vref. Поскольку величина Vref находится в формуле (1) во второй степени, ее
уменьшение вносит больший вклад в снижение потребляемой мощности, чем остальные сомножители. Однако,
как было указано выше, уменьшение Vref влечет уменьшение максимально возможной частоты fref. Это, в свою
очередь, приводит к недостатку, указанному применительно к предыдущему пути уменьшения мощности:
увеличению времени решения задачи, а следовательно, к незначительности выигрыша по суммарным затратам
энергии на решение задачи.
Способы компенсации уменьшения частоты fref при снижении напряжения Vref. позволяют получить
неизменную (или незначительно отличающуюся) производительность вычислений при уменьшении частоты:
способы компенсации, основанные на параллельном дублировании вычислительных блоков и конвейеризации
вычислителя ориентированы:
— на использование в среде специализированной элементной базы (микросхем типа ASIC);
— на изменение проекта на высоком уровне, т.к. оперируют крупными блоками проекта.
Развитие способов компенсации уменьшения частоты при снижении напряжения ориентировано на
низкоуровневые особенности архитектуры программируемых микросхем FPGA.
Один из подходов, позволяющих согласовать увеличенное в такте время вычислений и исходную
тактовую частоту, состоит в дополнительной конвейеризации уч.астков конвейера путемвведения
промежуточных регистровых структур [5]–. Rabaev, J. Digital Integrated Circuits / J. Rabaev, A. Chandrakasan, B.
Nikolic. 2nd Edition Prentice Hall, 2003. 760 p
Архитектура микросхем FPGA построена на основе, упорядоченной в виде двухмерной матрицы совокупности
логических ячеек LE (Logic Element), каждая из которых содержит программируемый вычислитель (LUT —
Look Up Table) и элемент памяти T . Таким образом, архитектура микросхем FPGA позволяет естественным
образом организовывать конвейерные каскады на уровне ее ячеек. Более того, такая организация микросхем
FPGA дает возможность гибко варьировать длины критических путей прохождения сигнала путем изменения
порядка следования вычислителей и элементов памяти. Так архитектура FPGA позволяет за счет имеющихся
ресурсов ячеек создавать различное количество последовательно подключенных элементарных вычислителей
между конвейерными каскадами с целью достижения оптимального для конкретной проектной задачи
соотношения между производительностью, затратами оборудования и энергопотреблением.
Оценка возможностей сохранения тактовой частоты FPGA-проекта при замедлении вычислений в
условиях снижения напряжения питания и соответственно энергопотребления, реализуемых за счет
дополнительной конвейеризации схемы на уровне логических ячеек LUT-ориентированной архитектуры.
Исходная схема S1 реализует логическую функцию

y = x0 < x1 < x2 <K< x16383 (2)

3
 и представляет собой семиуровневое дерево вычислительных блоков LUT. Выходы блоков
предыдущего уровня схемы непосредственно подключаются к входам блоков следующего уровня.
На первом уровне используется 4096 блоков. Каждый следующий уровень содержит в 4 раза меньше
блоков: второй уровень – 1024 блока, третий уровень – 256 блоков и т.д. Последний седьмой уровень состоит
из одного блока. Количество аргументов функции (2) выбрано равным 16384 как число:
— кратное 4n для того, чтобы задействовать все входы 4-входовых блоков LUT, участвующих в
реализации функции;
— обеспечивающее максимальное заполнение микросхемы при данной структуре схемы S1.
Формирование аргументов функции производится при помощи счетчика Джонсона соответствующей
разрядности.
Схема проектируется в САПР Altera Quartus II v13 64 bit на FPGA Altera семейства CycloneII
EP2C35F672C6 [7] – Cyclone II Architecture [Electronic resource] // Cyclone II Device Handbook Version 3.1.
Altera Corporation, 2007. Available at: http://www.altera.com/literature/hb/cyc2/
cyc2_cii51002.pdf (Access date: 22.03.2014 г.).
Временные параметры оцениваются при помощи модуля TimeQuest Timing Analyzer [8] – The Quartus
II TimeQuest Timing Analyzer [Electronic resource] // Quartus II Handbook Version 13.1.0. — Altera Corporation,
2013. — Available at: http://www.altera.com/literature/hb/qts/
qts_qii53018.pdf (Access date: 22.03.2014 г.), а энергопотребление – утилитой Power Play [9] – PowerPlay
Power Analysis [Electronic resource] // Quartus II Handbook Version 13.1.0. Altera Corporation, 2013. Available at:
http://www.altera.com/literature/hb/qts/qts_qii53013.pdf (Access date: 22.03.2014 г.).
Блоки верхнего уровня иерархии схемы S1, полученной в схемотехническом редакторе САПР Altera
Quartus II, показаны на рис. 1.

Рисунок – Представление схемы S1 в схемотехническом редакторе САПР Altera Quartus

Из исходной схемы S1 получены схемы S2, S3, S4, которые также реализуют логическую функцию (2) в виде
семиуровневого дерева вычислительных блоков LUT, однако отличаются от схемы S1 наличием конвейерных
каскадов между уровнями.
Конвейерные каскады образуются триггерами логических ячеек FPGA, которые обеспечивают
вычислительную функцию каждого уровня схемы. Структура схем S1 … S4, показана на рис. 2. В схеме S1 все
уровни (обозначены буквами “У” с порядковыми номерами) соединены между собой непосредственно. В
схемах S2 и S3 регистровые структуры (обозначены как RG) установлены после каждого третьего и каждого
второго уровня, соответственно, а в схеме S4 между всеми соседними уровнями.
Методика проведения эксперимента содержит следующие шаги:
1) в среде САПР Altera Quartus II проектируются схемы S1…S4 и определяются затраты оборудования
на их реализацию;
2) при помощи модуля TimeQuest Timing Analyzer САПР Altera Quartus II оцениваются максимальные
частоты тактирования F1MAX…F4MAX, на которых схемы S1…S4 могут функционировать корректно;
3) используя утилиту Power Play в составе САПР Altera Quartus II, оценивается электропотребление
каждой из схем S1…S4 при частоте тактирования F1MAX.

а – схема S1; б – схема S2; в – схема S 3; г – схема S4

Рисунок – Структура схем, реализующих выражение (2)
4
 В табл. 1 приведены оценки энергопотребления для схем S1…S4. Для этого использованы следующие
показатели: частота тактирования F (исходная F1MAX = 135,15 MHz для схемы S1 и максимальные F2MAX…
F4MAX для схем S2…S4 ); динамическая и статическая со- ставляющие энергопотребления; а также
суммарное энергопотребление ядра микросхемы (VССINT) и системы ввода-вывода (VССIO), полученные для
указанных частот тактирования.

Таблица – Результаты оценки энергопотребления для схем S1…S4

Отношение максимальных частот F2MAX, F3MAX и F4MAX, полученных для схем S2…S4, к час-
тоте F1MAX оценивает коэффициенты сокращения времени вычислений в исходном такте, дос- тигнутые за
счет дополнительной конвейеризации. Они составляют соответственно K2=1,36, K3=1,56 и K4=3,11, оценивая
возможности повышения производительности схем или замедле- ния времени выполнения вычислений в такте
исходной частоты F1MAX. Последнее, согласно (1), позволяет оценить максимальные возможности
энергосбережения при понижении напряжения до полного использования такта K2 2=1,8, K3 2=2,5 и K4
2=9,7. Эти воз- можности реализуются при линейном увеличении времени вычислений с понижением
напряжения питания в рамках сохранения помехоустойчивого представления логического нуля и единицы.
Динамическая составляющая энергопотребления системы ввода-вывода растет с увеличением частоты
от F1MAX до F4MAX. Статическая составляющая энергопотребления ядра и системы ввода-вывода
микросхемы соответственно остается постоянной или изменяется незначительно, повторяя характер изменений
динамической составляющей, а также передавая его показателям суммарного энергопотребления.
Архитектура микросхем FPGA естественным образом позволяет организовывать конвейерные каскады
на уровне ее ячеек. Особенности организация микросхем FPGA порождают возможность гибкого варьирования
длины критических путей прохождения сигнала путем изменения последовательности следования
вычислителей (блоков LUT) и элементарных блоков памяти. Рассмотренная технология снижения
энергопотребления предполагает конвейерную компенсацию потери производительности вычислений. Эта
технология может быть эффективно реализована в среде FPGA за счет возможности создания различного
количества последовательно подключенных элементарных вычислителей между конвейерными каскадами.
Архитектура микросхем FPGA позволяет естественно реализовывать данную технологию для достижения
оптимального соотношения между производительностью, энергопотреблением и затратами оборудования.
1
Основные положения концепции «зелёной» программируемой логики. Концепция состоит в
максимизации энергоэффективности проектов программируемой логики (FPGA проектов) при обеспечении
выполнения требований по другим характеристикам (быстродействии, надежности, проектным затратам).
Предлагаем ряд положений, которые обобщают и развивают известные подходы, а также содержат новые идеи
по энергосбережению для FPGA проектов.
1. Частичное перераспределение логики из пространственной во временную область на основе
программно (или, скорее, микропрограммно) - аппаратного вычисления булевых функций или возможной
реализации конечных автоматов, точнее, вычисления автоматных отображений. Другими словами, снижение
энергопотребления E (за счёт от- ключения части аппаратуры W) влечёт приемлемое увеличение времени
реализации Т: Е↓ ( W↓) → Т ↑.
Для этого необходимо многократное использование одного и того же конфигурируемого логического
блока КЛБ в пределах одной загрузки файла конфигурации.
2. Оперативное перераспределение функций (автоматных отображений) между такими
конфигурируемыми блоками с целью достижения максимального снижения энергопотребления, при
соблюдении заданных временных и прочих ограничений.
3. Оперативная оптимизация каждого конкретного перераспределения для данных условий экс-
плуатации, с помощью внешних, старших по иерархии систем, перед загрузкой файла конфигурации.
5
 4. Использование для работы логики на пониженном напряжении питания, приводящем к возрастанию
интенсивности сбоев, элементов с избыточным базисом (функционально-полных толерантных элементов –
ФПТ [17, 18], например, в ячейках конфигурационной памяти). Этот подход может быть распространен на
область самосинхронной схемотехники, обеспечивающей работу на ультранизком напряжении КМДП
элементов, что было установлено группой Ю.А. Степченкова, ИПИ РАН [19], продолжающих исследования
по тематике одного из основоположников теории апериодических автоматов и их коллективного поведения
проф. В.И. Варшавского. Самосинхронные устройства реализуются, в основном, в базовых матричных
кристаллах (БМК). Реализация полностью самосинхронных FPGA проектов нетривиальна и представляет
отдельную научно-технологическую проблему. Часто анонсируемые некоторыми фирмами «самосинхронные»
FPGA кристаллы, по мнению многих исследовате- лей, являются псевдосамосинхронными решениями. Для
компенсации возрастающей интенсивности сбоев возможно введение структурной избыточности, которая, с
одной стороны, уменьшает эту интенсивность для системы, с другой, – увеличивает энергопотребление. Поиск
оптимального варианта резервиро- вания по критерию «надежность-энергопотребление» представляет
самостоятельную задачу исследования.
5. Предлагаемые «зелёные» программно-аппаратные логические элементы могут быть эмулированы в
существующие FPGA с использованием соответствующих САПР. Однако, может решаться задача разработки
новых энергоэффективных архитектур и технологий автоматизированного проектирования, специальных
настраиваемых компиляторов.
В ПЛИС же стал доминировать подход на основе гиперизбыточности – реализации логических
функций на базе совершенных дизъюнктивных нормальных форм (СДНФ).
Была предпринята попытка создания логического элемента ПЛИС, ориентированного на менее
затратные дизъюнктивные нормальные формы (ДНФ), что является дальнейшим развитием научно технических
решений (рис. 5).
ДНФ-КЛБ содержит блоки конъюнкций БК, блоки значений конъюнкций БЗК и блоки функций БФ.
Настройка производится константами Хo, Хd, Zo по числу конъюнкций k от n переменных, вхо- дящих в m
функций. Тройки констант Хo, Хd, Zo необходимы для каждой из k конъюнкций в системе из m функций.
Вычисления проводятся по заданно- му входному вектору . Такая реализация на осно- ве ФПТ-элементов
позволяет получить значитель- ный выигрыш в сложности при реализации функций большого числа
переменных.

Блок программируемой конъюнкции. Для дальнейшего продвижения такого подхода с использо-

ванием МОП передающих транзисторов предложим блок программируемой конъюнкции (матрица «И»), в
котором требуемая j-я конъюнкция n переменных ( j  1,...,k ) по каждой i-й переменной будет формиро- ваться
с использованием двух бит конфигурационной памяти – конфигурационных ячеек КЯ (рис. 6, 7).

6
 Рисунок – Блок программируемой конъюнкции логического элемента ПЛИС - FPGA на основе ДНФ реализации
логических функций с использованиемпередающих транзисторов

Рисунок – Блок программируемой дизъюнкци логического элемента ПЛИС - FPGA на основе ДНФ реализации
логических функций с использованием передающих транзисторов

Оценим аппаратные затраты на реализацию логического элемента ПЛИС - FPGA на основе ДНФ
реализации логических функций с использованием передающих транзисторов:
LЛЕ–ДНФ =18nk + m(6k + 2).
Сравнение по сложности (количеству транзи- сторов) ЛЭ-СДНФ и ЛЭ-ДНФ представлено на рис. 8.
При n > 8 предпочтительна реализация в ДНФ.

Рисунок – Сравнение сложности в количестве транзисторов ЛЕ-СДНФ (L) и ЛЕ-ДНФ (Ldnf) при n=m=k

Ранее перераспределение функций между подсистемами предлагалось с целью поиска оптимальных

решений в смысле надёжности [25]. Распространим этот подход на «зелёные» FPGA проекты. Допустим,
имеется система Ф= {φ1 φ2,... φn} с некоторым множеством конфигурируемых логических блоков. В этом
случае можно считать, что конфигури- руемые логические блоки линейно упорядочены, хотя, точнее, они
могут быть упорядочены в некото- рой матрице – двухмерной структуре, в трёхмерном кубе, и, в общем случае,
в некотором n-мерном пространстве. В принципе система Ф может нести ин- формацию о любой заранее
заданной структуре упорядоченности с соответствующей метрикой. Если задана двухмерная матрица, то, зная
её размерность, можно по Ф получить сведения о нахождении конкретного φ в двухмерном пространстве.
Исходное энергопотребление Е(Ф) системы равно сумме энергопотребления отдельных работающих блоков:

Выделяются непрерывно реализуемые функции (НРФ), а остальные, некритичные функции,

реализуются периодически. С этой целью осуществляется некоторое перераспределение χ некритичных
функций:

где φ – переменная знака перераспределения ("+" или "–"), которая «принимает» чужие функции для
выполнения или «отдаёт», δ – количественный показатель такого перераспределения (сколько и кому).

7
 Интуитивно ясно, что для решения этой задачи необходима своего рода «анизотропность кристалла»,
то есть наличие неодинаковых свойств – средств программно-аппаратной реализации. Если имеется полная
равноценность в смысле энергопотребления – «сколько отняли, столько и приплюсуем», то смысла в таком
перераспределении нет.
Напротив, это приведёт к увеличению энергозатрат, ибо требуется доработка, до- полнительные
затраты в КЛБ для передачи входных переменных «чужим» блокам, для приёма значений функций,
вычисленных «чужими» блоками, для обеспечения работы этих средств, например, регистров при отключенном
питании своего блока.
Следовательно, вообще говоря:

Тогда E(Фχ ) < E(Ф) би перераспределение имеет смысл. Причём параметр δij; , озна-
чает «кто» i-я «кому» j-й «отдаёт».
На самом деле «отдача» может быть представ- лена более сложно: блок может отдавать и не одно- му
блоку, а нескольким, и может, отдавая, прини- мать, например

Постановка задачи. В общем случае задача заключается в поиске E(Фδ)→min при непревышении
ограничений по времени реализации t  tдоп. К такой постановке задачи может быть добавлена задача
снижения напряжения питания, что оп равдано для КМДП вентилей.
Таким образом, при снижении уровня питающего напряжения увеличивается вероятность отказов
(сбоев). Для ее компенсации вводится структурная избыточность, которая увеличивает энергопотребление.
Нахождение оптимального варианта резервирования, например, градиентным методом, учитывает ограничения
по времени вычислений с помощью микропрограммно – аппаратных модулей. Пусть FPGA включает в свой
состав n подсистем (кластеров) вычисления логических функций. Известны значения вероятности безотказной
(бессбойной) работы (ВБР) Pi для исходного энергопотребления Wi (где i = 1,…, n) каждой из подсистем.
Известно, что при снижении энергопотребления ΔWi снижается вероятность Pi на значение ΔPi. При
этом возможно часть функций вычислять микропрограммно – аппаратно. Кроме того, указаны временные
ограничения Тдоп. Имеется m методов повышения вероятности безотказной работы. Вариант резервирования с
использованием микропрограммно – аппаратного вычисления логических функций имеет вид вектора:
(ki,η);i .
Две постановки задачи оптимизации структурной схемы надёжности (ССН) FPGA выглядят
следующим образом:
1) найти (ki,η) : Wc → min при Pc(t) ≥ Pc зад(t), Т ≤ Тдоп;
2) найти (ki,η): Pc(t) → max при Wc ≤ Wc зад, Т ≤ Тдоп, где Wc – энергопотребление FPGA проекта, Pc(t) –
вероятность его безотказной (бессбойной) работы.
Использование функционально-полных толерантных (ФПТ)-элементов для повышения
отказоустойчивости ячейки памяти SRAM является предпочтительным по сравнению с известным вариантом
троирования по показателям сложности, быстродействия и вероятности безотказной и бессбойной работы.

Рисунок – Схема конфигурационной статической оперативной памяти SRAM, шеститранзисторная ячейка

Для создания систем на FPGA с высокой энергоэффективной производительностью ЭЭП

(производительностью, определяемой не только количеством операций, выполняемых в единицу времени ПВ, а
и объемом потребляемой электроэнергии (ЭЭ), ЭЭП = ПВ/ЭЭ) необходимы сбалансированные решения на
разных уровнях иерархии: транзисторных ячеек, вентильных схем, КЛБ, кристаллов, HDL- моделей, модулей и
системы в целом.

Computerworld Россия 2010 № 24-25 Ethernet энергию сбережет 17.08.2010 Боб Браун

В лаборатории InterOperability Lab Университета штата Нью-Хэмпшир приступили к тестированию
продуктов, поддерживающих технологию Energy Efficient Ethernet, чтобы убедиться в возможности их
совместной работы. «Предварительное тестирование позволит производителям оборудования выводить на
рынок новые решения в максимально сжатые сроки», – пояснил Джефф Лапак, старший инженер лаборатории.
8
Перспективная технология Energy Efficient Ethernet (EEE), которую описывает стандарт IEEE 802.3az, призвана
сократить энергопотребление в сетях Ethernet. Соответствие спецификациям данного стандарта позволит
переводить сетевые устройства Ethernet, включая коммутаторы и серверные сетевые платы, в режим
пониженного энергопотребления в то время, когда передача данных отсутствует. Это поможет существенно
сократить потери электроэнергии. Санджей Кастуриа, технический директор компании Teranetics и главный
редактор стандарт IEEE 802.3az, отмечает: «Средняя загрузка каналов локальных сетей не превышает сегодня
10%, а интенсивность их использования не достигает 100% даже в пиковые периоды». Проведенные
исследования показали, что энергопотребление коммутаторов Ethernet, предлагаемых различными
производителями, различается весьма существенно.
Ожидается, что окончательная редакция стандарта, который должен дополнить другие спецификации,
характеризующие требования к энергоэффективности отдельных компонентов центров обработки данных, в
частности серверов, появится в будущем году. Работы по созданию этого стандарта начались в 2006-м. В числе
организаций, которые с самого начала активно поддерживали разработку нового стандарта, – Управление по
защите окружающей среды США, Министерство энергетики США и Национальная лаборатория им. Лоуренса в
Беркли. Следует отметить, что часть работ по снижению энергопотребления оборудования сетей Ethernet
базируется на уже существующих стандартах и ведется с 2008 года при финансовой поддержке Ethernet
Alliance. InterOperability Lab является первой независимой организацией, где проводится тестирование
технологии Energy Efficient Ethernet.
В текущем году планируется исследовать совместимость устройств Fast Ethernet и Gigabit Ethernet, а в
будущем перейти к другому оборудованию. В 2009 году некоторые компании, включая Broadcom, начали
выпускать микросхемы, соответствующие предварительным спецификациям стандарта EEE.
Энергоэффективность является серьезным аргументом в конкурентной борьбе таких ведущих производителей
оборудования ЦОД и локальных сетей, как Cisco и HP.

IEEE 802.3az: The road to energy efficient Ethernet December 2010 IEEE Communications
Magazine 48(11):50 - 56 DOI: 10.1109/MCOM.2010.5621967 Ken Christensen Pedro Reviriego Bruce Nordman
Michael Bennett

В 2006 году IEEE 802.3 Working Группа начала работу по улучшению энергии эффективность Ethernet.
Это усилие стало IEEE P802.3az энергоэффективный Ethernet (EEE) в результате появился IEEE Std 802.3az-
2010, который был утвержден 30 сентября 2010 г. EEE использует низкий Режим ожидания для снижения
энергопотребления ссылки, когда пакеты не отправляются.
Развитие Стандарт EEE и как в результате достигается экономия энергии от принятия EEE может
превысить 400 миллионов долларов в год только в США (и более 1 миллиарда долларов Мировой). Четыре
разных данных скорости в настоящее время поддерживаются в Ethernet с использованием Неэкранированная
витая пара (UTP) в качестве передачи средний: 10 Мбит / с (10BASE-T), 100 Мбит / с (100BASE-TX), 1 Гбит / с
(1000BASE-T) и 10 Гбит / с (10GBASE-T). Чтобы добиться приращения 10 кратного, каждая новая скорость
передачи данных использует более качественный кабель UTP таким образом, чтобы можно было использовать
более широкую полосу пропускания для коробка передач. Каждая скорость передачи данных была
стандартизирована в IEEE 802.3 и использует различную модуляцию и кодирование, требующее различных
архитектур приемников. Интерфейсы 1000BASE-T и особенно 10GBASE-T интегрированы чрезвычайно
сложные смешанные сигналы схемы, включающие адаптивные эквалайзеры, подавители эха и перекрестных
помех, расширенное кодирование методы, предварительная коррекция в передатчике, и т. д. Эта сложность
необходима для достижения высоких скорость передачи данных более 100 м кабеля UTP с очень низкая частота
ошибок по битам и требуется значительная мощность потребление, когда все элементы в устройстве активны.
Для скорости передачи данных 100 Мбит / с и выше Ethernet передатчики передают непрерывно, и
когда нет данных они передают вспомогательный сигнал называется IDLE, который используется для
сохранения передатчиков и приемники выровнены. Это означает, что большинство элементы в интерфейсах
вообще активны раз, что приводит к большому потреблению энергии. Увеличение сложности интерфейсов
также означает, что будет потреблено больше энергии когда скорость передачи данных выше. 1000BASE-T
Приемопередатчик физического уровня Ethernet (PHY) обычно потребляет более 0,5 Вт, в то время как
10GBASE-T PHY обычно превышает 5 Вт (все значения мощности отражают влияние системы на
энергопотребление сети переменного тока).
Эти цифры варьируются от производителя к производителя, а также с каждой новой технологией
поколения, но очевидна тенденция, что увеличение при скорости передачи данных Ethernet требуется больше
мощности. IEEE Std 802.3az-2010 фокусируется на Ethernet. трансиверы, работающие через UTP, которые
составляют подавляющее большинство каналов Ethernet.

9
 Стандарт определяет механизмы остановки передачи, когда нет данных для отправки, и возобновите
его быстро, когда прибудут новые пакеты. Этот осуществляется путем введения концепции Low Power Idle
(LPI), который используется вместо непрерывный сигнал IDLE при отсутствии данных передавать. LPI
определяет большие периоды на протяжении который не передается и малые периоды во время которого
передается сигнал обновления состояние приемника, чтобы привести его в соответствие с текущими
условиями. Большая экономия энергии достигается, когда устройство тратит значительную часть время в
режиме пониженного энергопотребления.
Хотя экономия варьируется от устройства к устройству, потребление энергии когда устройство
находится в режиме низкого энергопотребления может составлять всего 10 процентов от активного режим. Во
время переходов в низкое и низкое в режиме питания наблюдается значительное потребление энергии столько
элементов в трансивере должны быть активными. Фактическое значение будет зависеть по реализации
возможно от 50 от процентов до 100 процентов энергии активного режима потребление. Работа EEE показана
на рис. 1. Когда пакеты отправляются, устройство находится в активном режим, и когда больше нет доступных
пакетов для передачи ссылка может входить в низкий режим питания (или спящий); переход к низкому режим
мощности требует Ts секунд.

В режиме пониженного энергопотребления устройство отправляет только сигналы во время коротких

интервалов обновления Tr и остается тихим на больших интервалах Tq. Как только пакеты прибывают для
передача, ссылка снова активируется; это переход в режим пробуждения занимает Tw секунд. Как только
ссылка активен, можно отправить один или несколько пакетов. Таким образом, EEE добавляет накладные
расходы к каждому пакету из одного или больше двусторонних пакетов, отправленных через Ethernet
интерфейс. Накладные расходы - это время разбудить ссылку из простоя (Tw) и вернуть ссылку на
маломощный режим (Ц). Значения Tw и Ts для 10 Гбит / с в IEEE Std 802.3az-2010 - 4,48 мкс и 2,88 мкс
соответственно. Для сравнения, для 10 Гбит / с время передачи пакета Tpkt составляет 1,2 мкс для пакета
размером 1500 байт (типичный размер пакета для передачи данных по TCP) и 0,0512 мкс для 64-байтовый пакет
(типичный размер пакета для отправки TCP ACK).
Протокол TCP обеспечивает
TCP (Transmission Control Protocol, Протокол управления передачей). Протокол TCP предоставляет
транспортные услуги, отличающиеся от услуг UDP. Вместо ненадежной доставки датаграмм без установления
соединений, он обеспечивает гарантированную доставку с установлением соединений в виде байтовых потоков
TCP/IP — сетевая модель передачи данных, представленных в цифровом виде. Модель описывает
способ передачи данных от источника информации к получателю. В модели предполагается прохождение
информации через четыре уровня, каждый из которых описывается правилом (протоколом передачи). Наборы
правил, решающих задачу по передаче данных, составляют стек протоколов передачи данных, на которых
базируется Интернет
ACK — Підтвердження (Acknowledge) успішності отримання TCP-сегменту
Вклады покрыты техническими и экономическая целесообразность разработки EEE, оценка широкой
поддержки рынка, и совместимость с существующими устройствами Ethernet как они необходимы для
удовлетворения требований пяти критериев чтобы начать проект по новому стандарту. С EEE был первым
проектом в истории IEEE 802.3, чтобы сосредоточиться на энергоэффективности, критерий идентичности
выполнить несложно. Другой работа исследовательской группы заключалась в написании проекта Запрос
авторизации (PAR), который определяет цель, необходимость и масштаб проекта. Кроме того в PAR
исследовательская группа произвела цели, которые определяют, что целевая группа будет работать, например,
на типах носителей .
Стандарты Комитет Совета директоров обеспечил, чтобы разработка процесс соблюдался правильно и
что содержание соответствует заявленному объему и цели в ПАР. IEEE Std 802.3az был одобрен Совет по
стандартам 30 сентября 2010 г. ПОКАЗАТЕЛИ ДЕЯТЕЛЬНОСТИ В ЭНЕРГОЭФФЕКТИВНЫЙ ETHERNET В
этом разделе мы исследуем влияние EEE. накладные расходы на использование энергии и оценить, как пакет
объединение у отправителя может повысить энергоэффективность. Повышение энергоэффективности приходит
с компромиссом в производительности - это компромисс явно оценивается. Материал в этот раздел основан на
предыдущей работе в [5], где влияние накладных расходов EEE на энергоэффективность были впервые
10
исследованы и в [6], где понятие пакетного пакетного устройства был впервые предложен и оценен для
ограниченных случаев. Энергоэффективность EEE зависит от загрузка канала, время передачи пакета, и
распределение времени между прибытиями пакетов. Как обсуждалось ранее, это консервативно, но разумно
предположить, что накладные расходы EEE потребляют та же мощность, что и при пакетной передаче. в в
лучшем случае большой блок пакетов отправляется обратно. назад (то есть без зазоров между ними), а
накладные расходы EEE незначительны по сравнению с общее время передачи пакета. В этом случае
потребление энергии почти такое же, как общая предлагаемая нагрузка или использование ссылки. в в худшем
случае небольшие пакеты отправляются периодически с промежутком между ними. В этом случае каждые к
пакету будут добавлены накладные расходы Tw и Ts что приводит к потенциально значительному
энергопотреблению больше, чем использование ссылки. Мы находим, что в лучшем случае трафик часто
бывает в виде файла загрузка с использованием TCP, где большие блоки данных пересылаются по ссылке
(например, с сервера клиенту) по очень высокой цене.
Однако худшее case трафик происходит в форме TCP ACK возвращаются от загружающего клиента к
сервер. Эти TCP ACK обычно небольшие пакеты и равномерно разнесены. Распространение агрегированного
трафика по ссылке является предметом много исследований; однако распределение Пуассона остается
разумным приближением первого порядка в некоторых случаях [7], а также служит промежуточным звеном
случай между лучшим и худшим случаями. Пока Ethernet соединяется сегодня в основном 100 Мбит / с и 1
Гбит / с, мы считаем, что они будут развиваться до 10 Гбит / с в будущем (и остаются малоиспользуемыми, как
и текущие ссылки).
Производительность EEE может быть улучшена за счет пакетов объединение, в котором очередь FIFO
в Ethernet интерфейс (в главной сетевой карте и коммутаторе или линейная карта маршрутизатора)
используется для сбора или объединения несколько пакетов перед их отправкой по ссылке как пакет встречных
пакетов. Объединение пакетов уже используется во многих высокоскоростных сетях Ethernet интерфейсы - в
основном на стороне приема - для уменьшения нагрузки на ЦП при обработке пакетов [9]. Объединение может
быть основано на количестве пакетов и / или время от прибытия первого пакета.
Рисунок 2 показывает конечный автомат объединителя пакетов. В этом дизайне первый пакет,
прибывший в пустая очередь объединения (в состоянии Accumulate) запускает таймер (установлен на tcoalesce)
и пакет прилавок. После максимального количества пакетов (макс.) достигнут или истечет время таймера, все
пакеты в объединяющаяся очередь - и те, кто прибывают, когда в Состояние передачи - отправлены.

Рисунок 2. Конечный автомат для объединения пакетов

Коалесцирование должно в большинстве случаев не требует дополнительного буфера память будет

добавлена, это вопрос когда пакеты, которые в противном случае были бы поставлены в очередь в системе
память (например, под управлением Драйвер устройства Ethernet NIC) выпущены в NIC для передачи. На
рисунке 3а показано нормированное потребление энергии EEE как функция использования канала.

11
 Рисунок 3. a) Использование
энергии в сравнении с использованием канала; б) задержка пакета в зависимости от использования канала.

Результаты показать смоделированный канал Ethernet 10 Гбит / с с пакеты прибывают как процесс
Пуассона. Все пакеты являются фиксированной длиной 1500 байтов (Tpkt = 1,2 мкс).
Для презентации предполагается, что мощность потребление неактивного канала составляет 10
процентов от этого активного звена, как в предыдущем анализе [5]. Для нет EEE, постоянное потребление
энергии будет 100 процентов и независимо от использования ссылок. В трасса, помеченная как идеальная,
показывает идеальный случай, когда потребление энергии прямо пропорционально использованию со
смещением из-за 10-процентного энергопотребления в режиме ожидания. Этот случай может произойти, если
Накладные расходы EEE были нулевыми. След, помеченный как EEE показывает энергопотребление EEE без
объединения. Для 5 процентов предложенной нагрузки видно это потребление энергии составляет около 35
процентов. Это увеличение от идеала (идеальным было бы около 15 процентов энергопотребление) происходит
из-за накладных расходов EEE. Два следы, помеченные как coalesce-1 и coalesce-2, показывают результаты для
слияния с tcoalesce = 12 мкс и max = 10 пакетов, а при tcoalesce = 120 мкс и max = 100 пакетов соответственно.
Может бать видно, что с coalesce-1 энергоэффективность улучшено примерно на полпути между EEE и
идеальным (пропорционально), а с coalesce-2 энергия КПД очень близок к идеалу.
Это улучшение в области энергоэффективности обходится увеличение задержки пакетов и увеличение
относительной прерывистость трафика, отправляемого по Ethernet интерфейс. На рисунке 3b показан средний
пакет задержка без EEE, EEE, EEE с coalesce-1, и EEE с coalesce-2. Видно, что как параметры объединения
(tcoalesce и max) равны увеличивается, задержка пакета также увеличивается.
В чем значение повышенного задержка пакета? Для сквозного соединения через Интернет время
приема-передачи (RTT) будет от десятков до сотен миллисекунд. Увеличение на несколько десятков
микросекунд приведет к вероятно, будет незначительным. В дата-центре любое увеличение задержка пакета
может быть значительной, но так будет дополнительная экономия энергии.
Где производительность имеет решающее значение с точки зрения потребности в очень низкая
задержка, следует проявлять особую осторожность при с использованием EEE и объединения. Пример такого
применение Ethernet в области высоких энергий.
На рисунке 4 показано конфигурация смоделирована для изучения производительности загрузки файла
с сервера на клиент.
Сеть в середине была смоделирована с помощью две задержки - 40 мкс и 400 мкс (соответствующие в
маленькую и большую локальную сеть соответственно). В граничные звенья моделировались с задержкой
10 мкс во всех случаи (соответствующие коротким ссылкам в даннях центр или ссылку из офиса в
коммутационный шкаф).

Рисунок 4. Конфигурация
для эксперимента по загрузке файлов

Объединение пакетов выполняется во всех смоделированных отправках интерфейсы (то есть в хостах
клиента и сервера и два граничных маршрутизатора). Ns-2 TCP Linux агент и приемник Sack1 использовались

12
для TCP соединения с максимальным размером окна 400 пакеты. Размер буфера на ссылке между
маршрутизаторы были установлены на 100 пакетов.
Эксперименты по измерению загрузки файла время для файла размером 1 ГБ проводилось с помощью
и без EEE (и с объединением и без него) в хостах и граничных маршрутизаторах. Для слияния, параметры
coalesce-1 и coalesce-2. Измерили энергопотребление звеньев 1 и 2 для обох вверх и вниз по потоку (где вниз по
потоку от сервера к клиенту). Как и прежде, потребление энергии это сумма всех Tpkt, Tw и Ts плюс времячто
ссылка неактивна, Tidle, умноженное на 0,1.
Результаты в таблице 1 не показывают значимих увеличение времени загрузки файлов за счет
энергоэффективности сначала увеличивается с добавлением EEE, а затем с добавлением объединения в EEE.
Это является значительным результатом и предполагает, что слияние может стать отличным дополнением к
EEE для дальнейшего повысить энергоэффективность Ethernet.

Более глубокое понимание проблем, вызванных путем объединения по поведению TCP. Для Например,
с объединением сжатия ACK происходит при возврате ACK (от клиента к серверу в данном случае)
сгруппированы. Сжатие ACK давно изучается в других контекстах и может вызвать повышенную
прерывистость TCP отправитель. Это было бы в дополнение к взрыву создается путем слияния при передаче.
Повышенная пакетность может вызвать переполнение буфера в нисходящих маршрутизаторах. Например, в
рассматриваемый сценарий, если размер буфера на маршрутизаторы меньше, чем размер пакета, то потери
произойдет, когда связь между маршрутизаторами работает на скорости 1 Гбит / с. В этом случае, когда
сливающиеся таймер составляет 120 мкс, всплески будут примерно 11 пакетов, поскольку они разнесены на 12
мкс на 1 Ссылка Гбит / с. Если размер буфера меньше этого значение, то медленный запуск TCP закончится
преждевременно и, что еще хуже, окно перегрузки (cwnd) никогда не превысит размер буфера. Это связано с
пакеты отправляются пакетами подряд пакеты, когда окно перегрузки меньше чем используется размер пакета
и слияние. Это вызывает переполнение буфера, что предотвращает перегрузку окно от увеличения.
В более общем смысле, объединение увеличит RTT, так что большее окно TCP необходимо для
достижения заданного скорость передачи данных. Например, если коалесцирующая 120 мкс используется
таймер с лимитом пакетов 100, то при каждая точка слияния с задержкой 120 мкс может быть добавлено
увеличение размера окна на 10 Гбит / с подключение до 100 пакетов. Эти более крупные окна переводятся в
большие буферы у отправителя, то, что уже требуется для достижения хорошая производительность при
высоких скоростях передачи даннях.
В таблице 2 показаны основные предположения и результаты. Для мощности абсолютное количество
потребления не входит в смету; экономия на ссылку разница между полной активностью ссылки и один
постоянно в режиме низкого энергопотребления (включая освежает). Экономия 5 Вт на канал для 10 Гбит / с
предполагает значительное снижение мощности будет достигнута для PHY со скоростью 10 Гбит / с в
следующем несколько лет, пока технология созревает.
Моделирование модель в этой статье и модель для 1000BASE-T в [5] используются для преобразования
использования ссылок (в данных, отправленных в процентах от ссылки емкость) время в режиме пониженного
энергопотребления. Для низкого уровни использования, большинство кадров требуют переходов между LPI и
активным режимом, что эффективно сократить время работы в режиме низкого энергопотребления почти на 20
процентов (в результате на ссылку экономится около 80 процент). Экономия энергии на ссылку умножается по
общему количеству приходящих активных ссылок в целом по США. Экономия в США составляет 410
миллионов долларов США. год, а глобальная экономия должна составить несколько раза больше, или более 1
миллиарда долларов в год. Дополнительный экономия также будет получена за счет сокращения мощность и
охлаждение в кондиционируемых помещениях как центры обработки данных, и от использования Link Layer.

13
 Протокол обнаружения (LLDP) для более длительных переговоров пробуждающие переходы, которые
позволяют экономить за пределами PHY. В мае 2007 г. была представлена оценка экономии для рабочей
группы IEEE 802.3az - 7,5 ТВтч / год; у него было значительно больше на ссылку экономия, но более низкое
звено имеет значение. Эта экономия занимает количество каналов Ethernet из используемых в 2008 году.
Обратите внимание, что из-за более високого скорости передачи данных, возможно, что экономия будет
превышают текущую энергию, используемую Ethernet PHY.
Результаты в таблице 2 (обратите внимание, что некоторые итоги не складываются из-за округления)
показывают существенные экономия от EEE даже без объединения (раздел таблицы EEE Savings).
Использовать слияния может получить большую часть дополнительных экономия, идеальная связь с нулевым
переходом на EEE раз (раздел таблицы "Идеальная экономия") позволит. Это может быть около 80 миллионов
долларов в дополнительная экономия в год в зависимости от накладных расходов.

А.В. Курчин, А.В. Пичуев

ПЕРСПЕКТИВЫ ТЕХНОЛОГИИ ETHERNET В ОБЛАСТИ
МОНИТОРИНГА ЭНЕРГОЭФФЕКТИВНОСТИ
КАРЬЕРНЫХ ЭЛЕКТРОУСТАНОВОК ЖУРНАЛ
Горный информационно-аналитический бюллетень (научно-технический журнал) 2013 344–347
 
В настоящее время в промыш ленности широко применяются системы автоматизированного кон
троляи учета электроэнергии типа АСКУЭ, АИИСКУЭ, SCADA, с ис пользованием технических средств
передачи информации и управляю щих сигналов по оптоволоконной и беспроводной связи и использованием
различных протоколов управления дос тупом к среде, описываемых стандар тами IEC 61850-3(2002) и IEEE
1613(2003). Эти системы позволяют не только собирать, обрабатывать и пере давати большие потоки
информации, но и фактически осуществлять монито ринг технологических процессов в ре жиме On-line.
Одним из примеров по строения таких систем является систе ма
автоматического контроля режимов работы буровых станков [1]. К вендорным компаниям разра
ботикам телекоммуникационных сис тем, активно осваивающим отечест венный
рынок, можно отнести: .
в России: «Симанитрон»; . в США: GarrettCom, Cisco Sys tems,
Sixnet, Panduit, Zelden, N-Tron, Contemporary, Control Systems;
В Германии: Hirschmann, Mobotix; . в Канаде: RuggedCom; . в Сингапуре: Taiko Network
Communications.
Диапазон задач, решаемых телекоммуникационными системами в условиях горных предприятий, осу
ществляющих разработку месторождений полезных ископаемых открытым способом, в технологическую
систему которых входят категорийные дренажные шахты К таким задачам относятся следующие.

14
 1. Использование беспроводной системы передачи данных мониторинга режимов электропотребления
передвижных установок экскаваторов, станков, а также стационарных установок в зоне ведения добычных
работ.
2. Осуществление мониторинга состояния изоляции, контроля сопро тивлениясети защитного
заземления и целостности заземляющих жил кабельных линий для высоковольтных и низковольтных
электроустановок.
3. Осуществление контроля со стояния устройств релейной защиты и защитного отключения.
4. Использование оптоволоконной системы передачи данных для реализации телеметрии и контроля
режимов работы основных технологических установок в категорийных дренажных шахтах карьерного водо
понижения.
Для решения поставленных задач необходимо:
1. Выполнить анализ существующих и находящихся в эксплуатации автоматизированных систем учета
и контроля параметров технологических процессов. 2. Оценить возможность адаптации наиболее эффективных
систем контроля (например, применяемых на газотранспортных коммуникациях) к решению задач
горнодобывающих предприятий.
3. Определить спектр решаемых системой задач в области сбора, об рабатки и передачи информации о
состоянии карьерных электроустано вок.
4. Разработать алгоритмы сбора и обработки информации в соответ ствии с выбранным протоколом
управления и на основании этого по строить сеть, включающую в себя средства измерения и контроля, ин
формационнуюмагистраль передачи данных, средства систематизации и обработки полученных данных.
Особый интерес представляет ка нал передачи данных. Он должен от надёжности вечать требованиям и вы
сокой
скорости передачи данных.
Фактически речь идет об обосновании возможности создания комби нированной системы, построенной
насочетании беспроводной и оптоволо конвой системы передачи данных на базе Ethernet для условий ведения
от крытых горных работ.
Промышленный Ethernet стандартизованный (IEEE 802.3 и 802.11) (вариант Ethernet) представляет
собой пакетную технологию передачи данных преимущественно локальных компьютерных сетей для
применения в промышленности. Сеть с процеду рой доступа CSMA/CD Industrial Ethernet обычно используется
для об менаданными между программируе мыми контроллерами и системами че ловеко-машинного
интерфейса, реже для обмена данных между контролле рами и, незначительно, для подклю чения к
контроллерам удаленного оборудования (датчиков и исполни тельных стройств).
Широкому при мене нию Ethernet в последних зада чах препятствует суть метода CSMA/CD, делающая
невозможным гарантию обмена небольшим количе ством информации (единицы байт) с высокой частотой
(миллисекундные циклы обмена) [2]. Для обеспечения гарантированно говремени реакции используют про
токолы реального времени: Profinet; EtherCAT; Ethernet Powerlink; EtherNet/IP; SERCOS III. Эти протоколы в
различной степе ни модифицируют стандартный стек TCP/IP, добавляя в него: функции синхронизации, новые
алгоритмы се твого обмена, диагностические функ ции, методы самокорректировки.
Канальный и физический уровни Ethernet при этом остаются неизмен ными. Что позволяет
использовать протоколы реального времени в су ществующих сетях Ethernet с исполь зованием стандартного
сетевого обо рудования.
Несмотря на достаточно большое количество вендоров-производителей Industrial Ethernet
оборудования, ком пания «RuggedCom», работающая в стандарте IEC 61850-3(2002) и IEEE 1613(2003), смогла
лучше других адаптировать свою продукцию к ус ловиям российского производства, в основном в области
нефте- и газодо бычи, а также их транспортных ком муникаций.
Это обусловлено наце ленностью на рынок подстанций уже на стадии проектирования устройств и
разработки технологий защиты дан ных
Промышленный Ethernet, исполь зующий технологию Wireless MAN (Worldwide Interoperability for
Microwave Access) представляет собой телекоммуникационную технологию, разработанную с целью
предоставле ния универсальной беспроводной связи на больших расстояниях для широкого спектра устройств
(от ра бочих станций и портативных компь ютеров до мобильных телефонов). Данная технология основана на
стан дарте IEEE 802.16. При этом следует отметить, что Wireless MAN (стандарт 802.16d) имеет радиус
действия 25ч80 км.

15
 Режимы пониженного энергопотребления (LPI) энергоэффективного Ethernet (EEE)
Энергоэффективный Ethernet: технология, сфера применения и причины особого внимания:
http://communities.intel.com/community/wired/blog/2011/05/05/energy-efficient-ethernet-technology-application-and-
why-you-should-care
Следующие системы были разработаны с встроенным сетевым контроллером Intel 82579 Gigabit
Ethernet, который соответствует стандартам IEEE 802.3az:
 Latitude E6320
 Latitude E6420
 Latitude E6420 ATG
 Latitude E6520
 Optiplex 790
 Optiplex 990
 Рабочая станция Dell Precision T1600
 Мобильная рабочая станция Dell Precision M4600
 Мобильная рабочая станция Dell Precision M6600

Режим пониженного энергопотребления (Low Power Idle, LPI) энергоэффективного Ethernet (Energy Efficient
Ethernet, EEE), определенный в стандарте IEEE 802.3az, опционально обеспечивает энергосбережение,
отключая часть компонентов встроенного контроллера локальной сети и функций контроллера 82579, когда не
требуется передача и/или прием данных.
Решения о переводе канала передачи контроллера 82579 в режим пониженного энергопотребления или выводе
из этого режима принимаются на уровне встроенного контроллера локальной сети и передаются на
контроллер 82579, чтобы обеспечить энергосбережение в цепи передачи.
Поддержка EEE объявляется на этапе автоматического согласования (Auto-Negotiation). Функция
автоматического согласования позволяет определить возможности, поддерживаемые устройством на другом
конце линии связи, определить общие возможности и выполнить настройку для совместной работы.
Автоматическое согласование выполняется при включении питания, по команде от интегрированного
контроллера локальной сети, при обнаружении ошибки на физическом уровне (PHY) или после повторного
подключения кабеля Ethernet. В процессе установления связи обе системы указывают свои возможности EEE.
Если обе системы поддерживают EEE для согласованного типа PHY, функция EEE может использоваться
независимо в любом направлении.
Для режима пониженного энергопотребления (LPI) энергоэффективного Ethernet (EEE) требуется,
чтобы обе системы, устанавливающие связь, поддерживали стандарт IEEE 802.3az.
Пошаговые инструкции по поиску и устранению неисправностей и настройке EEE и режимов LPI
Далее описаны методы поиска и устранения неисправностей, которые могут быть полезны для
устранения проблем энергоэффективного Ethernet (EEE) или зеленого Ethernet.
 На момент написания данной статьи последний выпуск драйвера: Intel_825xx-Gigabit-
Platform_A00_R291627.exe версии 11.8.81.0, A00. Этот файл драйвера поддерживает Microsoft Windows 7 (32-
разрядная версия), Microsoft Windows 7 (64-разрядная версия), Microsoft Windows Vista (32-разрядная версия),
Microsoft Windows Vista (64-разрядная версия), Microsoft Windows XP и Microsoft Windows XP (64-разрядная
версия).
На конкретных коммутаторах могут использоваться разные процессы отключения EEE или зеленого Ethernet.
Обратитесь к документации производителя коммутатора.
1. Рекомендуется по возможности использовать кабель как минимум категории CAT-5e или CAT-6.
2. Убедитесь, что в системе установлена последняя версия BIOS.
3. Убедитесь, что установлена самая последняя версия драйвера Intel 825xx Gigabit Platform LAN
Network Device Driver (ссылка для скачивания приведена ниже).
 Согласно технической спецификации Intel 82579 Gigabit Ethernet Connection 2.1 (ссылка для
скачивания приведена ниже), если включена технология EEE, нельзя включать пять следующих функций
энергосбережения.
o Intel Auto Connect Battery Saver (ACBS)
o Automatic Link Downshift
o Link Speed Battery Saver
o System Idle Power Saver (SIPS)
o Low Power Link Up (LPLU)

16
  Если возможно, протестируйте сеть, отключив EEE на вкладке «Дополнительно» в окне свойств
драйвера (см. снимок экрана ниже).
1. Перейдите в Диспетчер устройств.
2. Откройте категорию «Сетевые адаптеры».
3. Нажмите правой кнопкой мыши значок «Intel(R) 82579LM Gigabit Network Connection» и выберите
«Свойства».
4. Перейдите на вкладку «Дополнительно» и установите для свойства «Энергоэффективный Ethernet»
значение «Отключено».
5. Нажмите кнопку «OK», чтобы сохранить изменения, и закройте все открытые окна.

 Если возможно, протестируйте сеть после отключения EEE или зеленого Ethernet на сетевом
коммутаторе.

https://6g-ia.eu/wp-content/uploads/2021/12/sns-ju-ri-work-programme-2021-2022.pdf?x57682
SMART NETWORKS AND SERVICES JOINT UNDERTAKING SNS R&I Work Programme 2021-2022
Ця перша робоча програма Work Programme (WP) of the Smart Network and Services (SNS) (WP)
партнерства
Підтримує дотримуючись Ключових стратегічних орієнтацій Key Strategic Orientations (KSO), як
зазначено в Стратегічному плані Horizon Europe (HE):
 KSO A, «Сприяння відкритій стратегічній автономії шляхом керівництва розробкою ключових
цифрових, можливості та новітні технології, сектори та ланцюги створення вартості для прискорення та
керування цифровий та зелений перехід за допомогою технологій та інновацій, орієнтованих на людину».
 KSO C, «Зробити Європу першим круговим, кліматично нейтральним та стійким з цифровим
керуванням економіки через перетворення її мобільності, енергетики, будівництва та виробництва системи
Крім того, очікується, що робоча програма сприятиме досягненню наступної мети:
 Сприяти технологічному лідерству Європи в цифрових технологіях та майбутніх розвитку
спроможних технологій шляхом зміцнення європейського потенціалу в ключових частинах цифрової та
майбутні ланцюги поставок, що дозволяє швидко реагувати на нагальні потреби, а також інвестуючи на ранній
етап відкриття та промислове впровадження нових технологій.
Партнерство SNS націлено на зміцнення європейського лідерства у розробці та розгортанні
мережеві технології нового покоління, підключені пристрої та послуги, прискорюючи при цьому
цифровізація європейської промисловості та державного управління. Вона спрямована на позиціонування
Європи як лідера ринку та позитивно впливати на якість життя громадян, підтримуючи ключові принципи
сталого розвитку
Цілі сталого розвитку (ЦСР) Sustainable Development Goals (SDGs), стимулювання європейської
економіки даних та внесок у європейські технології суверенітет у відповідних критичних ланцюгах поставок.
У цьому ширшому контексті очікується, що перший SNS WP просуватиметься у напрямку
технологічного та бізнес-реалізація бачення 6G, розробленого, зокрема, в рамках ДПП та націлювання на
інфраструктуру 5G масова оцифровка суспільних і бізнес-процесів за допомогою інтелектуального
підключення по всьому світу людський, фізичний та цифровий світ. Це охоплює декілька пов’язаних цілей,
зокрема:

17
 - Вихід за рамки простого збільшення швидкості або продуктивності платформ підключення,
створюючи унікальність нові сервісні можливості з більш широкими економічними наслідками. Для цього
потрібні можливості для абсолютно нового послуги та програми, узгоджені з цілями сталого розвитку та
підходом, орієнтованим на людину. Це буде зрештою призведе до рішень 6G, як-от «Інтернет почуттів»,
реалізуючи злиття між середовище зв’язку та зондування, масштабовані занурюючі середовища, такі як XR/VR,
цифрові близнюки та голографічне спілкування.
Підтримка ключових цілей Організації Об'єднаних Націй у сфері сталого розвитку (Sustainable
Development Goals (SDGs), SNS націлена на пряме щоб вирівняти:
 SDG 8: Сприяння стійкому, інклюзивному та стійкому економічному зростанню: досягнення вищого
рівня економічної продуктивності за рахунок диверсифікації, технологічної модернізації та інновації.
 SDG 9: Створення стійкої інфраструктури, сприяння інклюзивній та стійкій індустріалізації та
заохочувати інновації, модернізувати інфраструктуру та модернізувати галузі, щоб зробити їх стійкими з
підвищеною ефективністю використання ресурсів та ширшим впровадженням чистих та екологічно чистих
звукових технологій та промислових процесів.
SDG 11: Зробити міста та населені пункти інклюзивними, безпечними, життєстійкими та стійкими
 SDG 13: Дії боротьби зі зміною клімату: підтримка розумного способу життя з низьким рівнем
викидів вуглецю, моніторинг викидів і формування попиту у сфері транспорту та енергетики, забезпечення
відмовостійкості критично важливих комунікацій в екстремальних погодних умовах (вертикальні ).
Підтримка показників ключових соціальних цінностей (KVI), таких як безпека, захищеність,
надійність, інклюзивність та стійкість більш докладно описані нижче. Декілька факторів лягли в основу нового
дослідження та інноваційні цілі, що лежать в основі еволюції 5G та проектування мереж 6G. Деякі з них
включають повну цифровізацію галузі, стійкість ланцюга постачання та необхідність вирішення проблем,
пов'язаних з європейськими та глобальними проблемами. соціальні дзвінки. SNS WP націлений на сильний
європейський вплив на майбутню стандартизацію 6G у низхідному напрямку. етапи, включаючи
загальноєвропейське узгодження ключових показників ефективності (KPI) 6G, які визначатимуть майбутні
розробки.
Він націлений на інтеграцію концепцій та технологій, з хмарних/ІТ-середовищ для підтримки масового
підключення пристроїв (IoT) та наднадійний зв'язок та послуги на додаток до розширених послуг мобільного
широкосмугового зв'язку. Стимулювання стратегічних спілок є ключовим завданням з вертикальними
секторами для створення та пропозиції потужних та переконливих пропозицій «Бізнес для бізнесу» (B2B) та
«Бізнес для споживача» (B2C).
Стратегічна мета партнерства SNS – розширити можливості багатьох вертикальних доменів, що
виходять за рамки поточного 5G.можливості. Участь та внесок цих суб'єктів у WP SNS вважаються важливими
як для управління вимогами, так і для перевірки технологій у конкретних бізнес-контекстах:
 Зелена угода
 Стійка конфіденційність при спілкуванні за допомогою розробки належних стратегій безпеки
 Штучний інтелект (ІІ)
 Дані та хмарні обчислення
 Технологія блокчейн
 Високопродуктивні обчислення (HPC)
 Інтернет речей
 Компоненти мікроелектроніки.
З цією метою Партнерство SNS створить відповідні механізми, що дозволяють закрити співпрацю з
іншими відповідними партнерствами, особливо у галузі високопродуктивних обчислень, мікроелектроніки,
фотоніка, штучний інтелект та аналіз даних, а також об'єднана, спільна та автоматизована мобільність (CCAM).
Визначити технології, процеси та архітектури, що підвищують довіру, безпеку та конфіденційність
зв'язку. Це потрібно для масових гетерогенних, віртуалізованих та програмних платформ майбутнього. -
Залучайте нових акторів з вертикалей та за їх межі. Вклади промисловості, досліджень таТехнологічні
організації (RTO), вчені та учасники малих та середніх підприємств (МСП) Очікується, що в області
підключення, IoT та хмарних/ІТ домени будуть доповнені, де це застосовно, адекватну участь мікроелектронної
промисловості з самого початку партнерства, зважаючи їх потенційний вплив на нижчий рівень стандартизації.
- Забезпечити стабільну експериментальну основу для мінімізації ризиків та перевірки основних
технологій.
- Забезпечити єдину консенсусну структуру, що просуває європейський підхід до 6G, сприяючи
міжнародному співробітництву та поставити Європу на один рівень з іншими регіонами, запустивши значний
6G ініціативи (США, Китай, Республіка Корея, Японія). Таким чином, SNS WP пропонує можливості
європейським зацікавленим сторонам промисловості, дослідженнях та наукових колах. створення інноваційних
можливостей для досягнення лідируючих позицій у процесі стандартизації (наприклад, 3GPP, ETSI та
18
аналогічні організації, що займаються ширшим спектром інтелектуальних систем та мереж), забезпечення
лідируючих позицій Європи на світовому ринку ІКТ у найближчі 8-10 років.
Стратегічне дослідження NetWorld Europe Інноваційна програма (SRIA)10 та пов'язане з нею Додаток
D11 з впровадження є основою визначення технічних тем R&I робочої групи SNS.
SRIA був розроблений зацікавленими сторонами R&I при координації NetWorld Europe, включаючи
внесок 6G Smart Networks та Асоціація індустрії послуг (6G-IA), ширшу хмару (NESSI та CISPE.cloud),
Інтернет речей та периферійні пристрої (AIOTI) та спільноти супутникового зв'язку (SATCOM ). Він вказує на
основні, які мають бути Партнерством SNS, розглянуті технологічні теми, що лежать в основі цілей реалізації
дорожньої карти 6G. Пропонований WP включає наступні чотири взаємодоповнюючі потоки:
 Напрямок A: націлений на розробку інтелектуальних компонентів зв'язку, систем та мереж після
еволюції систем 5G. Він йде еволюційним шляхом до розвитку мереж 6G з опорою на розвиток проміжної
технологічної точки.
 Потік B: Охоплює дослідження революційних технологічних досягнень у рамках підготовки до 6G.і
революційні досягнення IoT, пристроїв та програмного забезпечення. Цей потік націлений на низький рівень
технології рівня технологічної готовності (TRL), які, як очікується, забезпечать інноваційні рішення для
реальних мереж у довгостроковій перспективі.
 Потік C: основна увага приділяється активаторам соціальних мереж та перевірці концепцій Proof of
Concepts (PoCs), які використовуються для розробки експериментальної інфраструктури, в ідеалі, призначеній
для використання на більш пізніх етапах SNS.
 Потік D: спрямований на великомасштабні випробування SNS та пілотні проекти з вертикалями,
включаючи необхідні інфраструктури. Мета полягає в тому, щоб досліджувати та демонструвати технології та
передові програми. та послуги у вертикальних секторах. Проекти етапу 1 потоку D повинні включати
технології, що в даний час з'являються як ключові фактори для мереж 6G, наприклад, AI/ML, кібербезпека,
висока продуктивність обчислення, передові рішення IoT і т. д. На наступних етапах SNS потік
Dінфраструктури будуть в основному покладатися на технології SNS фази 1 і особливо інфраструктури буде
розроблено з проектів Stream C. Ціль полягає в тому, щоб поступово впроваджувати інноваційні технології
6G.функціональні можливості. Очікується, що ця фаза 1 SNS буде заснована на результатах проектів 5G-PPP, а
також дозволить отримати вигоду на результатах інших інструментів та ініціатив (наприклад, проведених у
державах-членах, Horizon 2020 або інші види діяльності, засновані на відкритих принципах, наприклад , Open
RAN тощо).
Дорожня карта соціальних мереж (рисунок 1) ілюструє фази чотирьох потоків. Очікується, що дорожня
карта соціальних мереж буде оновлюватися з огляду на цілі SNS та основні досягнення проектів фази 1.

На рис. 2 показані фази SNS JU12. Він також показує, як результат кожного потоку у поєднанні з діями
та результатами інших потоків на наступних етапах SNS. Таким чином, це передбачалося, що додаткові
результати потоків можуть бути використані повторно на наступних етапах. Стрілки показують, як результати
проектів на етапі 1 можна використовувати на етапі 2 а потім аналогічно від фази 2 до фази 3.

19
 1. Очікується, що технології Експериментальної інфраструктури Stream C послужать основою для
наступної фази Вертикальні пілотні проекти Потоку D.
2. Очікується, що рішення 6G і потенційні PoCs будуть розроблені в проектах Stream A і B. зробити
свій внесок у проекти експериментальної інфраструктури (потік C) та вертикальний пілотпроекти (потік D)
наступних фаз SNS JU.
3. Експериментальні інфраструктурні проекти (потік C) та особливо вертикальні пілотні проекти.
(Потік D) повинні надати нові вимоги (наприклад, KVIs, KPIs) для Потоку A та Потік B проектів наступних фаз
SNS JU.
4. Очікується, що розвиток проектів Потока С буде розвиватися по спіралі. підхід за умови успішної
реалізації вибраних проектів. Подальший розвиток очікується, що проекти Потоку D будуть наслідувати
спіральний еволюційний підхід за умови успішної реалізації вибраних проектів.

Neuromorphic Computing and Engineering ACCEPTED MANUSCRIPT • OPEN ACCESS 2022 roadmap
on neuromorphic computing and engineering To cite this article before publication: Dennis Valbjørn Christensen et
al 2022 Neuromorph. Comput. Eng. in press https://doi.org/10.1088/2634- 4386/ac4a83
IOP Publishing Journal: Neuromorphic Computing and Engineering
2022 Roadmap on Neuromorphic Computing and Engineering
Сьогодні останні додатки, що інтенсивно використовують дані, пред'являють високі вимоги до
продуктивності обладнання з точки зору коротка затримка доступу, висока пропускна здатність, велика
пропускна здатність, низька вартість і можливість використання штучного інтелекту (ІІ) завдання. Однак тиск
на великі дані, що постійно зростає, створює додаткові проблеми: з одного боку, споживання енергії стало
серйозною проблемою через швидкий розвиток складних алгоритмів і архітектури. В даний час близько 5-15%
світової енергії витрачається на передачу даних у тій чи іншій формі. маніпулювання, таке як передача або
обробка1, і очікується, що ця частка швидко збільшуватиметься через експоненційне зростання даних, що
генеруються всюдисущими датчиками в епоху Інтернету речей. З іншого боку, обробка даних дедалі більше
обмежується пропускною спроможністю пам'яті через закон фон Неймана. архітектура з фізичним поділом
блоків обробки та пам'яті. У той час як фон Нейман комп'ютерна архітектура зробила неймовірний внесок у
світ науки та техніки для десятиліття його продуктивність значною мірою неефективна через відносно повільну
та енергоємну передачу даних.
Мета Дорожньої карти з нейроморфних обчислень інженерії, щоб надати огляд різних областей
досліджень і розробок, які роблять свій внесок до розвитку області, щоб оцінити потенційне застосування
нейроморфної технології в різанні передові технології і виділити необхідні досягнення, необхідні для їх
досягнення.
Дорожня карта стосується:
● Нейроморфні матеріали та пристрої
● Нейроморфні ланцюги●
Нейроморфні алгоритми
● Програми
● Етика
Нейроморфні матеріали та пристрої: Щоб просунути область нейроморфних обчислень та інженерії,
дослідження нових матеріалів та пристрої будуть мати ключове значення для підвищення енергоефективності
20
та масштабованості сучасних Рішення CMOS революційним чином4,8. Мемристивні пристрої, які можуть
змінювати свою провідність, реагують на електричні імпульси9–11, є перспективними кандидатами на роль
енергоефективного та компактного обладнання. представлення синапсів та нейронів у нейроморфних ланцюгах.
Спочатку мемристивні пристрої пропонується як двійкова енергонезалежна пам'ять з довільним доступом, і
дослідження в цій галузі переважно пошук більш високої продуктивності в технологіях твердотільних
накопичувачів (наприклад, заміна флеш-пам'яті) або класу зберігання пам'яті12. Однак завдяки аналоговому
настроюванню та складній динаміці перемикання мемристивні пристрої також включити нові обчислювальні
функції, такі як аналогові обчислення або реалізація навчання, надиханого мозком. правила. Повідомлялося, що
велика різноманітність різних фізичних явищ демонструє мемристивну поведінку. включаючи електронні
ефекти, іонні ефекти, а також структурні або фероїдні ефекти впорядкування. Класи матеріалів варіюються від
магнітних сплавів, оксидів металів, халькогенідів до 2D матеріалів Ван-де-Ваальса або органічних матеріалів. В
рамках цієї дорожньої карти ми охоплюємо широкий спектр матеріалів та явищ із різними рівнями зрілості.
щодо їх використання у нейроморфних ланцюгах. Ми розглядаємо нові пристрої пам'яті, які вже комерційно
доступна як двійкова енергонезалежна пам'ять, така як пам'ять з фазовим переходом, магнітна пам'ять з
довільним доступом, фероелектрична пам'ять, а також резистивна пам'ять з довільним доступом на основі
окиснювально-відновного потенціалу та оглядових перспектив для нейроморфних обчислень та інженерії. Ми
доповнюємо його нанопровідними мережами, 2D-матеріали та органічні матеріали, які менш розвинені, але
можуть запропонувати розширені функціональні можливості та нові можливості. можливості гнучкої
електроніки або 3D-інтеграції.
Нейроморфні алгоритми: Фундаментальним завданням нейроморфної інженерії реальних прикладних
систем є їхнє безпосереднє обучение.в домені піків, щоб бути більш енергоефективним, більш точним, а також
мати можливість безперервно вчитися і оновлювати знання на самих портативних пристроях, не покладаючись
на важку обчислювальні сервери. Дані про сплески, як правило, розріджені, мають деяку стохастичність та
вбудований шум, що взаємодіють один з одним з неідеальними нелінійними синапсами та нейронами. Біологія
вміє використовувати все це з користю для ефективного засвоювання знань з навколишнього середовища. У
цьому сенсі обчислювальна нейронаука може стати ключовим компонентом для натхнення нейроморфної
інженерії і дізнатися з цієї дисципліни, як мозок виконувати обчислення в різних масштабах, від невеликих
ансамблів нейронів, мезомасштабних скупчень додаткові тканини, області мозку і весь мозок, що взаємодіють з
периферичними приводами . З іншого боку, виникають фундаментальні питання у тому, як інформація
кодується у мозку з допомогою нервової шипи. Вочевидь, щоб максимізувати ефективність використання
енергії як обробки, так комунікації, мозок максимізує інформацію на одиницю шипа19. Це означає
розшифровку кодування та обробки інформації з використанням просторово-часової обробки сигналів для
максимізації інформації при мінімізації енергії, швидкості та ресурсів.
Пам'ять з фазовим переходом (PCM) використовує поведінку певних матеріалів з фазовим переходом,
зазвичай з'єднання Ge, Sb і Te, які можуть переключатися між аморфним і кристалічним фази з різним питомим
електричним опором [1]. Пристрій ПКМ складається з певного нанометричного об'єму матеріал з фазовим
переходом затиснутий між двома електродами. В останні роки пристрої PCM досліджуються в основному для
мозкових або нейроморфних обчислень, використовуючи фізичні атрибути цих пристроїв для виконання
певних пов'язаних обчислювальних примітивів на місці в самій пам'яті [2,3]. Одним з ключових властивостей
PCM, що дозволяє виконувати такі обчислення в пам'яті (IMC), є просто здатність зберігати два рівні значень
опору/провідності пам'яті. енергонезалежним чином і оборотно перемикатися з одного рівня на інший
(можливість двійкового зберігання). Ця властивість спрощує логічні операції в пам'яті, які виконуються за
рахунок взаємодії між змінними станами напруги та опору [3]. Додатки логіки в пам'яті включають запити до
бази даних [4] і гіперрозмірні обчислення [5]

21
 Рисунок 1. Ключові фізичні атрибути, які забезпечують нейроморфні обчислення. а. Енергонезалежна
двійкова пам'ять спрощує логічні операції в пам'яті. Операції, що відносяться до таких програм, як
гіперрозмірні обчислення. б. Аналогова пам'ять забезпечує ефективне множення матриці на вектороперації, які
є ключовими для додатків, таких як глибоке виведення нейронної мережі. в. Накопичувальна поведінка
полегшує такі програми, як глибоке навчання нейронної мережі та емуляція нейронної та синаптичної динаміки
в імпульсній нейронній мережі/

https://hightech.fm/2017/02/13/intel-2 Intel готується до життя після закону Мура Технології 13.02.

2017
Компанія Intel не хоче втратити стратегічну перевагу в епоху, коли ПК та сервери у своєму нинішньому
вигляді відійдуть у минуле, і вкладає в технології квантових комп'ютерів та нейрофоричних мікропічів.
Смартфони, ПК та інші пристрої стають дедалі меншими, все швидше і все потужнішими відповідно до
спостереження Мура про подвоєння числа транзисторів кожні 2 роки. На цьому прогнозі Intel і збудувала свою
стратегію. Проте, на думку низки експертів, закон Мура поступово втрачає свою силу, а виробничі складнощі
Intel наростають. Одним із способів подолання цієї кризи є повна зміна сучасної обчислювальної моделі, яка
використовується у ПК, смартфонах та серверах. У підході, відомому як архітектура фон Неймана, дані
відправляються в процесор, обробляються і надсилаються назад на згадку. Але зберігання та пам'ять стають
вузьким місцем.
Новий фокус уваги Intel переходить з ПК на інтернет речей, автономний транспорт і високопродуктивні
обчислення. Intel з'єднує програмовану вентильну матрицю (FPGA) усередині мікрочіпа Xeon для виконання
завдань машинного навчання.
Дослідження у галузі квантових комп'ютерів проводяться й іншими компаніями. Нещодавно D-Wave
випустила квантовий комп'ютер на 2000 кубитів, а IBM зробила свій 5-бітний квантовий комп'ютер доступним
по хмарі. Над розробкою нейроморфічних чіпів працюють і вчені Гейдельберга, Стенфорда та Манчестера.
https://www.cnews.ru/news/top/2020-09-22_nvidia_razgromil_kanonichnyj
22 вересня 2020 13:337377 |
Nvidia розгромила «закон Мура» та назвала новий закон на честь свого гендиректора
Глава Nvidia Дженсен Хуанг зауважив, що «закон Мура» про дворазовий приріст продуктивності
процесорів кожні півтора чи два роки є неактуальним для графічних чіпів. За його словами, вони стають більш
ніж удвічі швидше щороку. Новий "закон" отримав його ім'я - "закон Хуанга".
«Закон Мура» втратив актуальність
Керівник компанії Nvidia Дженсен Хуанг (Jen-Hsun "Jensen" Huang) вивів новий "закон" прогресу в
області графічних і центральних процесорів. Як пише Wall Street Journal (WSJ), він суперечить класичному
«закону Мура», але саме він може бути основною причиною інтересу Nvidia до придбання британської ARM.
Під «законом Хуанга» слід розуміти заяву Дженсена Хуанга про те, що прогрес у сфері GPU йде
вищими темпами, ніж у сегменті звичайних центральних процесорів. Свою заяву Дженсен Хуанг зробив ще у
2018 році.
«Закон Мура» – це емпіричне правило, сформульоване одним із засновників компанії Intel Гордоном
Муром (Gordon Moore) ще в 1968 р. Мур зауважив, що кількість транзисторів на одиницю площі
напівпровідникового кристала подвоюється кожні півтора або два роки. Відповідно до «закону Хуанга»,

22
продуктивність систем з компонентами Nvidia демонструвала більш ніж дворазовий приріст продуктивності
буквально щороку.
Доказ «закону Хуанга»
Варто зазначити, що сам Дженсен Хуанг свого спостереження "законом" не називав. За нього це зробив
Білл Даллі (Bill Dally), головний науковий співробітник і старший віце-президент з досліджень Nvidia. Він
додав, що графічні процесори Nvidia зразка травня 2020 р. порівняно з чіпами, доступними на листопад 2012 р.
демонструють у 317 разів більш високу продуктивність у обчисленнях, пов'язаних зі штучним інтелектом (ІІ).
За даними WSJ, останні роки Nvidia переключилася на розробку універсальних графічних процесорів,
здатних одночасно вирішувати кілька незалежних завдань. Зокрема, такі чіпи більш ефективні і натомість
класичних центральних процесорів у обробці даних, що з роботою штучного інтелекту. Це досягається за
рахунок більшої кількості ядер в GPU, що і дає можливість працювати великою кількістю одночасних потоків
даних. Але, попри всі свої переваги перед звичайними CPU, графічні процесори мають обмеження, особливо у
плані споживання енергії.

Графік, на якому показано зростання різних характеристик квантових комп'ютерів, що призвело до

експонентного збільшення продуктивності. Це спостереження отримало назву «закон Мура для
надпровідників». Закон Мура – спостереження у тому, що кількість транзисторів у щільній інтегральної схемі
(ІС) подвоюється приблизно кожні два роки.
У 1965 році Гордон Мур, один із засновників Intel, написав статтю Cramming more components onto
integrated circuits. У ній він припустив, що в найближчому майбутньому кількість компонентів на мікросхемах,
у тому числі і на процесорах комп'ютерів, подвоюватиметься кожні два роки і через 10 років складе 65 000
елементів. Саме тому закон Мура найчастіше асоціюють з обчислювальною потужністю систем.
На рубежі XX-XXI століть поступово почав виникати абсолютно новий тип обчислювальних пристроїв
- квантові комп'ютери. Найуспішніші з них зараз працюють на надпровідниках - мікросхемах з матеріалів, у
яких за дуже низької температури повністю зникає електричний опір і з'являються властивості діамагнетиків.
Ключова проблема квантових комп'ютерів – це декогеренція кубитів, тобто втрата основних
обчислювальних одиниць здатності до ефективної обробки інформації. Проте 20 років роботи з удосконалення
кубитів принесли плоди: у 1999 році кубити жили лише 1–2 наносекунди, тоді як зараз часи когерентності
становлять частки мілісекунд, що у сотні тисяч разів більше. Разом з цим зменшувалася і кількість помилок, які
з особливостей способу обробки інформації допускають квантові комп'ютери. Зараз воно знаходиться на досить
низькому рівні, і вчені вже замислюються над пошуком способів корекції цих помилок.
https://overclockers.ru/hardnews/show/117262/intel-obeschaet-sohranit-zhiznesposobnost-zakona-mura-
na-protyazhenii-blizhajshih-desyati-let
Intel обіцяє зберегти життєздатність закону Мура протягом найближчих десяти років

23
 Вперше сформульоване наприкінці шістдесятих років минулого століття одним із засновників Intel
Гордоном Муром (Gordon Moore), емпіричне правило в одному з нових трактувань свідчить, що щільність
розміщення транзисторів на одиниці площі напівпровідникового кристала подвоюється кожні півтора-два роки.
Раніше такий тренд забезпечував пропорційне збільшення продуктивності обчислювальної техніки. Останніми
роками по дорозі збереження тенденції виникло чимало технічних і навіть економічних бар'єрів. Intel
стверджує, що актуальність закону Мура в наступні десять років заперечувати не доведеться.

24