Eletrnica Digital

Prof. Sandro Rodrigo G. Bastos

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SUMRIO

1. 2. 3. 4. 5. 6. 7. 8. 9.

SISTEMAS ANALGICOS E DIGITAIS ..................................................................................... 3 SISTEMAS NUMRICOS ........................................................................................................... 5 LGEBRA DE BOOLE E PORTAS LGICAS ......................................................................... 12 CIRCUITOS COMBINACIONAIS .............................................................................................. 18 MTODO DE PARIDADE ......................................................................................................... 27 ARITMTICA DIGITAL ............................................................................................................. 29 CIRCUITOS ARITMTICOS ..................................................................................................... 35 MULTIPLEXADOR ................................................................................................................... 41 DEMULTIPLEXADOR............................................................................................................... 46

10. BIESTVEIS ............................................................................................................................. 50 11. ANEXO A: FAMLIAS DE CIRCUITOS INTEGRADOS ............................................................ 60 12. ANEXO B: PINAGEM DE CIRCUITOS INTEGRADOS ............................................................ 74 13. BIBLIOGRAFIA ........................................................................................................................ 75

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1.

SISTEMAS ANALGICOS E DIGITAIS

Costuma-se dividir a Eletrnica em duas reas: Eletrnica Analgica e Eletrnica Digital. Uma maneira bem simples para se entender o conceito das palavras Analgico e Digital, compararmos uma rampa com uma escada. Ao analisarmos a rampa, percebemos que uma pessoa poder ocupar cada uma das infinitas posies existentes entre o incio e o fim. No caso da escada, a pessoa poder estar em apenas um dos seus degraus. Sendo assim, podemos dizer que a rampa pode representar um sistema analgico, enquanto que a escada pode representar um sistema digital.

Enquanto no voltmetro analgico o ponteiro pode ocupar infinitas posies entre o maior e menor valor da escala, no voltmetro digital os valores mostrados no display so discretos, isto , existe um nmero finito de valores entre o maior e o menor valor da escala. Outro exemplo pode ser encontrado no ajuste de volume de um televisor. Ajustando o volume do televisor atravs de um boto conectado a um potencimetro, teremos infinitas posies para escolher dentro da escala permitida. Porm, no controle remoto observamos que a intensidade do som muda em pequenos saltos e, em alguns modelos, aparece no vdeo o valor selecionado em uma escala previamente definida. Podemos dizer ento que o "boto de volume" do televisor uma entrada analgica, e que o ajuste de volume no controle remoto representa uma entrada digital. Podemos concluir que a Eletrnica Analgica processa sinais com funes contnuas e a Eletrnica Digital processa sinais com funes discretas.

Vantagens das Tcnicas Digitais O grande crescimento da eletrnica est relacionado com o uso de tcnicas digitais para implementar funes que eram realizadas usando-se os mtodos analgicos. Os principais motivos da migrao para a tecnologia digital so:

Os sistemas digitais so mais fceis de ser projetados. Isso porque os circuitos utilizados so circuitos de chaveamento, nos quais no importam os valores exatos de tenso ou corrente, mas apenas a faixa Alta (High) ou Baixa (Low) na qual eles se encontram. Fcil armazenamento de informao. Tcnicas de armazenamento digitais podem armazenar bilhes de bits em um espao fsico relativamente pequeno. J a capacidade de armazenamento de um sistema analgico extremamente limitada. Maior preciso e exatido. Nos sistemas analgicos, a preciso limitada porque os valores de tenso e corrente so diretamente dependentes dos valores dos componentes do circuito, alm de serem muito afetados por rudos. Os circuitos digitais so menos afetados por rudos. Flutuaes esprias na tenso (rudo) no so to crticas em sistemas digitais, desde que o rudo no tenha amplitude suficiente que dificulte a distino entre um nvel Alto e um nvel Baixo. CIs (chips) digitais tm um grau maior de integrao.

Limitaes das Tcnicas Digitais Na verdade, h apenas uma grande desvantagem ao se utilizar as tcnicas digitais: O mundo quase totalmente analgico. Como exemplos temos a temperatura, a presso, a posio, a velocidade, o nvel de um

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lquido e a vazo. Para obter as vantagens das tcnicas digitais quando tratamos com entradas e sadas analgicas, trs passos devem ser seguidos:

1- Converter as entradas analgicas do mundo real para o formato digital. 2- Realizar o processamento da informao digital. 3- Converter as sadas digitais de volta ao formato analgico. A figura abaixo mostra um diagrama de um sistema de controle de temperatura tpico. Conforme o diagrama, a temperatura analgica medida e o valor medido em seguida convertido para digital. A informao digital processada e convertida de volta para o formato analgico. Essa sada alimenta um controlador que comanda alguma ao para o ajuste da temperatura.

Temperatura Analgica

Dispositivo de medio (sensor)

Analgico

Conversor analgico/digital (ADC)

Digital

Processamento Digital

Digital Conversor digital/analgico (DAC) Analgico Controlador Ajuste de Temperatura

Para simplificar ainda mais o processamento de sinais digitais, utiliza-se a tcnica de numerao binria, que usa apenas dois smbolos para a representao de nmeros. Se enumerarmos esses valores usando a numerao binria, teremos um Conjunto Universo com apenas dois elementos distintos para representarmos os sinais desejados. Isso quer dizer que num dispositivo digital eletrnico teremos o processamento de elementos que se apresentam em apenas dois valores. A esses conjuntos d-se o nome de BITs (BInary DigiT) e BYTES (conjunto de 8 bits). Ao se trabalhar com sistemas binrios, utilizamos abreviaes para certas potncias de dois, como detalhadas abaixo.

Nmero de bits 10 bits 16 bits 20 bits 30 bits

Valor 210 = 1.024 216 = 65.536 220 = 1.048.576 2 = 1.073.741.820

30

Abreviao 1 Kb (kilobit) 64 Kb 1 Mb (megabit) 1 Gb (gigabit)

O sistema de numerao binrio o mais importante sistema de numerao em sistemas digitais. Porm, outros sistemas tambm so muito utilizados, sendo necessrio uma maneira de se converter os valores de um sistema para outro. Esse assunto ser discutido no prximo captulo.

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2.

SISTEMAS NUMRICOS

Muitos sistemas de numerao so usados na tecnologia digital. Os mais comuns so o decimal, o binrio, o octal e o hexadecimal. O sistema decimal naturalmente o sistema mais familiar para todos, uma vez que ele uma ferramenta que utilizamos todos os dias.

Binrio 0 1

Octal 0 1 2 3 4 5 6 7

Decimal 0 1 2 3 4 5 6 7 8 9

Hexadecimal 0 1 2 3 4 5 6 7 8 9 A B C D E F

2.1. Sistema Binrio

Infelizmente, o sistema decimal no se presta para ser implementado satisfatoriamente em sistemas digitais. Por exemplo, difcil projetar um equipamento eletrnico que possa trabalhar com 10 nveis diferentes de tenso (um para cada algarismo decimal, do 0 ao 9). Por outro lado, fcil implementar circuitos eletrnicos simples e precisos que operam somente com dois nveis de tenso. Por esta razo, quase todos os sistemas digitais usam o sistema de numerao binrio (base 2), embora outros sistemas de numerao s vezes sejam usados em conjuno com o sistema binrio. O sistema de numerao binrio um sistema posicional em que cada dgito binrio (bit) tem um certo peso de acordo com sua posio.

-1

-2

-3

MSB Onde: MSB Most Significant Bit LSB Least Significant Bit

LSB

Converso Binrio

Decimal

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1 Mtodo: Todo nmero, independente da base numrica, pode ser expresso pela equao: D = an.Bn-1 + an-1.Bn-2 + ........+ a1.B0 + ......... Onde: D = Nmero em decimal an = Valor do n-simo termo a partir da vrgula B = Base

Exemplo: Transformar o nmero binrio 10110 em decimal.

4 3 2 1 0

D = 1.2 + 0.2 + 1.2 + 1.2 + 0.2 = 16 + 0 + 4 + 2 + 0 = 22 2 Mtodo: Existe uma maneira mais prtica de transformar binrio em decimal que pelo mtodo ...8-4-2-1. O bit menos significativo corresponde ao 1, o segundo dgito menos significativo corresponde ao 2 e assim sucessivamente. Deve-se somar apenas os nmeros cujo termo 1.

Exemplo: Transformar o nmero binrio 10110 em decimal.

16 8 4 2 1 1 0 1 1 0 = 16 + 4 + 2 = 22

Converso Decimal

1 Mtodo: Este mtodo consiste em sucessivas divises por 2 at se obter o quociente 0. Os restos destas divises colocados na ordem inversa correspondem ao nmero binrio.

Exemplo: Transformar o nmero decimal 43 em binrio.

2 Mtodo: Basta utilizar o mtodo ...8-4-2-1 na forma inversa.

Binrio

43 1

2 21 1 2 10 0 2 5 1 2 2 0 2 1 1 2 0

Resultado: 101011

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Exemplo: Transformar o nmero decimal 43 em binrio.

43 = 32 16 8 4 2 1 1 0 1 0 1 1

Nmero Fracionrio: Para se mudar a parte fracionria de um nmero decimal, basta multiplicar sucessivamente o nmero fracionrio pela base que se deseja passar, tomando-se como resposta a parte inteira do produto das sucessivas multiplicaes, consideradas do primeiro para o ltimo produto. O trmino do processo depender da preciso do arredondamento ou capacidade da mquina.

Exemplo: Transformar o nmero decimal 0,42 em binrio.

0,42 x 2 = 0,84 0,84 x 2 = 1,68 0,68 x 2 = 1,36 0,36 x 2 = 0,72 0,72 x 2 = 1,44

Resultado: 0,01101

2.2. Sistema Octal

O sistema de numerao octal muito importante no trabalho com computadores digitais. A principal vantagem a facilidade com que converses podem ser feitas entre nmeros binrios e octais, e vice versa. Quando lidamos com uma grande quantidade de nmeros binrios de vrios bits, conveniente e mais eficiente escrevermos os nmeros em octal em vez de binrio.

Converso Octal

Exemplo: Transformar o nmero octal 372,6 em decimal.

2 1 0 -1

Converso Decimal

Exemplo: Transformar o nmero decimal 266 em octal.

Decimal

D = 3.8 + 7.8 + 2.8 + 6.8 = 192 + 56 + 2 + 0,75= 250,75

Octal

266 2

8 33 1 8 4 4 8 0

Resultado: 412

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Exemplo: Com 4 dgitos fracionrio, transformar o nmero decimal 0,37 em octal.

0,37 x 8 = 2,96 0,96 x 8 = 7,68 0,68 x 8 = 5,44 0,44 x 8 = 3,52

Resultado: 0,2753

Converso Octal

Para realizar a converso, basta transformar cada nmero octal no seu correspondente binrio. Este mtodo tambm pode ser usado na converso binrio para octal.

Octal Binrio

Exemplo: Transformar o nmero octal 472 em binrio.

Converso Binrio

Exemplo: Transformar o nmero binrio 101 100 001 em octal.

2.3. Sistema Hexadecimal

O sistema de numerao hexadecimal usa a base 16. Assim, ele tem 16 smbolos possveis, utilizando os dgitos 0 a 9 mais as letras A, B, C, D, E e F. Da mesma forma que o sistema octal, utilizado principalmente como um mtodo compacto para representao de nmeros binrios.

Converso Hexadecimal

Exemplo: Transformar o nmero hexadecimal 2AF em decimal. D = 2.162 + 10.161 + 15.160 = 512 + 160 + 15 = 687

Binrio

0 000

1 001

2 010

3 011

4 100

5 101

6 110

7 111

4 = 100 7 = 111 2 = 010 472 = 100 111 010

Octal

101 = 5 100 = 4 001 = 1 101 100 001 =541

Decimal

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Converso Decimal

Exemplo: Transformar o nmero decimal 423 em hexadecimal.

Converso Hexadecimal

Hexa Binrio

0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111

Exemplo: Transformar o nmero hexadecimal 9F2 em binrio. 9 = 1001 F = 1111 2 = 0010 9F2 = 1001 1111 0010

Converso Binrio

Hexadecimal

Exemplo: Transformar o nmero binrio 1011 0011 1101 em hexadecimal.

Exerccio: Transforme os nmeros abaixo para a base solicitada. a) b) c) d) e) f) g) h) i) j) (1001)2 para a base octal (01100110,101)2 para a base decimal (174)8 para a base binria (036)8 para a base decimal (2D3,A)16 para a base decimal (10B)16 para a base binria (47)10 para a base binria (178)10 para a base octal (110101010)2 para a base hexadecimal (623,82)10 para a base hexadecimal

Hexadecimal

423 7

16 26 10 16 1 1 16 0

Resultado: 1A7

Binrio

1011 = B 0011 = 3 1101 = D 1011 0011 1101 =B3D

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Resposta:

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2.4. Cdigos Binrios

Se cada dgito de um nmero decimal representado por seu equivalente binrio, o resultado um cdigo chamado Decimal Codificado em Binrio (Binary Coded Decimal). Como um dgito decimal pode assumir os valores de 0 a 9, quatro bits so necessrios para codificar cada dgito. A principal vantagem do cdigo BCD a relativa facilidade de converso para o decimal e vice-versa. importante ressaltar que um nmero BCD no o mesmo que um nmero binrio puro. O cdigo binrio puro considera o nmero decimal completo e o representa em binrio; o cdigo BCD converte cada dgito decimal para binrio individualmente. Outra codificao utilizada o Cdigo Gray, cuja principal caracterstica reside no fato de que h apenas uma alterao de bit entre os nmeros vizinhos. O Cdigo Excesso de 3 tem como caracterstica iniciar a contagem a partir do nmero 3 em binrio.

DECIMAL 0 1 2 3 4 5 6 7 8 9

BCD 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001

GRAY 0000 0001 0011 0010 0110 0111 0101 0100 1100 1101

Exces. de 3 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100

Exerccio: Converta os nmeros abaixo em BCD, Gray e Excesso de 3. a) (1935)10 b) (7832)10 c) (101001001010)2

Resposta:

11

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3.

LGEBRA DE BOOLE E PORTAS LGICAS

Em 1854, George Boole (1815-1864), filsofo e matemtico ingls, apresentou um trabalho intitulado An Investigation of the Laws of Thought que serviu como base para a teoria matemtica das proposies lgicas. Em 1938, Claude Elwood Shannon, engenheiro americano, no seu trabalho Symbolic Analysis of Relay and Switching, aplicou a teoria de Boole na simplificao lgica de funes usadas em telefonia. Ele percebeu que as leis que governam as relaes entre as proposies lgicas eram idnticas s leis vlidas para dispositivos de chaveamento de dois estados. Tais dispositivos podem ter um dos seguintes estados diferentes: ligado ou desligado, voltagem alta ou baixa, verdadeiro ou falso. A lgebra de Boole estruturada sobre um conjunto de trs tipos de operaes: OU, E e COMPLEMENTO, e pelos caracteres 0 e 1. As operaes E e OU sero simbolizadas, respectivamente, por um ponto (.) e por um sinal de mais (+), enquanto que o COMPLEMENTO ser representado atravs de uma barra colocada em cima do elemento em questo.

POSTULADOS E TEOREMAS

Associativa:

(X + Y) + Z = X + (Y + Z) (X . Y) . Z = X . (Y . Z)

Comutativa:

X+Y=Y+X X.Y=Y.X

Elemento Neutro:

0+X=X 1.X=X

Distributiva:

X . (Y + Z) = (X . Y) + (X . Z) X + (Y . Z) = (X + Y) . (X + Z)

Complementar:

X.X=0 X+X=1

De Morgan:

(X + Y) = (X . Y) (X . Y) = (X + Y)

A partir destes postulados e teoremas, podemos simplificar expresses booleanas como nos exemplos a seguir:

Exemplo: Simplificar as expresses seguintes utilizando a lgebra de Boole.

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a) S = A.B.C + A.C + A.B S = A.(B.C + C + B) S = A.(B.C + B.C) S = A.1 S=A

b) F = A.B + A.B + A.B F = A.B + A.B + A.B F = B.(A + A) + A.B F = B + A.B F = (B + A).(B + B) F=B+A F = B.A

Exerccio: Simplifique as expresses abaixo utilizando a lgebra de Boole

a) H = A.B.C + B.C b) Y = (A + B + C) + (B + C) c) S = (A + B + C) . (A + B) d) T = A.B + A.B.C + A.B.C e) F = X.Y.Z + X.Z + X.Y.Z + X.Z f) G = A.(B + B.C) + A.B + B.C.(A + C)

Respostas:

Distributiva De Morgan Complementar

Comutativa Distributiva Complementar Distributiva Complementar De Morgan

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Os postulados e teoremas da lgebra de Boole permitem representar expresses da soluo de um problema ou do comando de um sistema. Tais expresses podem ser executadas por um conjunto de circuitos em eletrnica digital denominados Portas Lgicas. As portas lgicas so, na verdade, a traduo dos postulados Booleanos implementados atravs de circuitos eletrnicos.

Funo OU (OR)
Tabela Verdade
A 0 0 1 1 B 0 1 0 1 F 0 1 1 1

Porta OU
A F B
F=A+B

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Funo E (AND)
Tabela Verdade
A 0 0 1 1 B 0 1 0 1 F 0 0 0 1 F=A.B

Porta E

A F B

Funo NOU (NOR)

Tabela Verdade
A 0 0 1 1 B 0 1 0 1 F 1 0 0 0 F=A+B

Porta NOU
A F B

Funo NE (NAND)
Tabela Verdade
A 0 0 1 1 B 0 1 0 1 F 1 1 1 0 F=A.B

Porta NE
A F B

Funo Complemento
Tabela Verdade
A 0 1 A 1 0

Porta Inversora

F=A 15

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Funo OU-Exclusivo
Tabela Verdade
A 0 0 1 1 B 0 1 0 1 F 0 1 1 0 F = A.B + A.B = AB

Porta OU-Exclusivo
A F B

Funo E-Coincidncia
Tabela Verdade
A 0 0 1 1 B 0 1 0 1 F 1 0 0 1

Porta E-Coincidncia

A F B
F = A.B + A.B = A B

O uso conveniente dos diversos tipos de portas lgicas permite a implementao de um circuito com equao lgica na sada igual a da funo booleana. As variveis da funo so colocadas nas entradas do circuito. A configurao final do circuito vai depender da disponibilidade de componentes e da experincia do usurio.

Exemplo: Implemente o circuito da funo abaixo utilizando qualquer porta lgica de no mximo 2 entradas.

F = A.B + A.B Resp:

A B F

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Exerccio: Implemente o circuito da funo abaixo utilizando qualquer porta lgica de no mximo 2 entradas.

S = A.B.C + B.C + A.C

Respostas:

Exerccio: Determine a funo que representa o circuito lgico abaixo:

A B F

Respostas:

Exerccio: Determine a funo que representa o circuito lgico abaixo:

A B C D

Respostas:

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4.

CIRCUITOS COMBINACIONAIS

Os circuitos combinacionais podem ser utilizados na implementao de soluo de projetos onde a funo (ou funes) de sada depende nica e exclusivamente da combinao das variveis de entrada. Na resoluo de um projeto, identifica-se quem so as variveis de entrada e a(s) funo(es) de sada. Na anlise, monta-se a Tabela Verdade, onde o nmero de combinaes dado por:

N combinae s = 2 n
Onde n a quantidade de variveis de entrada. Aps o levantamento da Tabela Verdade, deve-se otimizar a funo atravs da simplificao, que pode ser feita atravs dos postulados da lgebra de Boole e/ou atravs dos mapas de Veitch Karnaugh. A partir da funo simplificada implementa-se o circuito lgico.

4.1. Mapas de Veitch Karnaugh

Este mtodo consiste em se fazer a minimizao de uma funo lgica. O mapa de Karnaugh contm os mesmo elementos que uma Tabela Verdade comum, porm com uma distribuio diferente. A seguir, apresentamos as regras para minimizao de funes usando mapas de Karnaugh: Escrever a funo no Mapa de Karnaugh; Reunir o maior nmero possvel de clulas com 1, de forma simtrica, sendo que o nmero total de clulas deve ser 2n (1,2,4,8,16,32...). As clulas devem ser adjacentes entre si; Enquanto existirem clulas com 1 no pertencentes a nenhum dos grupos formados, devemos repetir o procedimento anterior para a formao de novos grupos; Obter, atravs da Soma de Produtos, a funo resultante da simplificao; cada grupamento de 1 ir representar um produto dentro da Soma. A identificao do produto ser dada pelas variveis que permaneceram constantes para o grupamento.

OBS: Duas clulas dentro do mapa de Karnaugh sero adjacentes, se de uma clula para outra somente uma varivel de identificao mudar de estado.

Exemplo: Minimize a funo abaixo utilizando Karnaugh.

F = A.B.C + A.B + A.B.C + A.B.C

A Tabela Verdade que representa a funo :

A 0 0 0 0 1 1 1 1

B 0 0 1 1 0 0 1 1

C 0 1 0 1 0 1 0 1

F 0 0 1 1 1 1 0 0

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Mapa de Karnaugh: AB C 0 1 00 0 0 01 1 1 11 0 0 10 1 1

Utilizando as regras de minimizao temos:

AB C 0 1 00 0 0 01 1 1 11 0 0 10 1 1

Temos dois grupos de clulas, cuja funo minimizada ser: F = A.B + A.B = AB A funo minimizada ficou muito menor que a original, economizando portas lgicas caso fosse implementado o circuito digital. Podemos aplicar essa regra para 2, 3, 4, 5, ... variveis de entrada. Abaixo temos mapas de Karnaugh de diversos tamanhos, cujas regras de minimizao podem ser seguidas como no exemplo anterior. AB C 0 1 Mapa de 3 variveis

A B 0 1 Mapa de 2 variveis 0 1

00

01

11

10

AB CD 00 01 11 10 Mapa de 4 variveis 00 01 11 10

ABC DE 000 001 011 010 110 111 101 100 00 01 11 10 Mapa de 5 variveis

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Muitas vezes uma determinada situao pode promover irrelevncias (dont care), ou seja, tanto faz 1 como 0. J que a irrelevncia pode assumir qualquer valor, podemos adapt-la para 1 ou para 0 conforme a convenincia do mapa de Karnaugh para resultar numa minimizao mxima. As irrelevncias sero escritas como X. Analisando o mapa de Karnaugh abaixo, verificamos que algumas irrelevncias foram utilizadas para a minimizao.

AB CD 00 00 01 11 10 1 1 0 1

01 1 X X 0

11 0 X 1 0

10 1 0 1 X

Observe que duas das irrelevncias (X) foram utilizadas com valor 0 e as outras duas com valor igual a 1. Minimizando segundo os enlaces de Karnaugh, temos:

F = B.D + A.C + A.C.D

Verifique que se no pegarmos as irrelevncias para compor os grupos, a funo resultante ser muito maior que a encontrada.

Exerccio: Minimize atravs de Karnaugh e implemente o circuito lgico utilizando apenas portas lgicas de no mximo duas entradas.

a) F = A.B.C + A.B.C + d(A.B + A.B.C)

Resposta:

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b) C

AB 00 0 1 X 1 01 1 0 11 1 0 10 1 X

Resposta:

c) F = A.B.D + B.C.D + A.D + A.B.C.D + A.B.C + A.B.D + A.C.D

Resposta:

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d) CD

AB 00 00 01 11 10 1 0 1 1

01 0 0 1 0

11 0 X X 0

10 X 0 1 1

Resposta:

e) F = B.C.D.E + A.B.D.E + A.B.C.D.E + B.D.E + A.B.C.E + A.B.C.D.E + A.B.D.E + B.C.D.E

Resposta:

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4.2. Problemas de Lgica Booleana

Dado uma certa situao lgica, pode-se implementar um circuito que satisfaa tal problema. Para isso, basta seguir a seguinte seqncia de operao: Traduza o problema em uma funo booleana; Construa a Tabela Verdade a partir da funo booleana; Construa o Mapa de Karnaugh; Obtenha as equaes minimizadas; Implemente o circuito lgico que satisfaa o problema

Exerccio: Um comit consiste de um presidente, um diretor financeiro, um secretrio e um tesoureiro. Uma moo s aprovada se recebe a maioria dos votos ou o voto do presidente mais o de um outro membro. Cada membro aperta um boto para indicar a aprovao da moo. Projete um circuito de chaveamento controlado por botes, sendo que quando a moo for aprovada toque uma campainha.

Resposta:

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Exerccio: Determine a Tabela Verdade e as equaes minimizadas por Karnaugh de um circuito combinacional capaz de implementar os leds de um display de 7 segmentos, para que codifique apenas os nmeros listados abaixo.
a f e d g b c

Resposta:

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Exerccio: Deseja-se construir um circuito que controle duas resistncias R1 e R2 de um forno eltrico. O forno eltrico tem dois sensores de temperatura Sa e Sb, e um sensor P na porta do forno. Para o controle das resistncias deve-se levar em considerao os seguintes estados: - R1 e R2 so ligadas quando a temperatura estiver abaixo de 100oC. - Somente R1 ligada quando a temperatura estiver entre 100oC e 200oC. - Somente R2 ligada quando a temperatura for superior a 200oC. - Se a porta P do forno for aberta, deve-se desligar ambas as resistncias, independente da temperatura. - Nas situaes impossveis de ocorrer na prtica, utilizar Don't Care, independente de qualquer outra situao descrita acima.

Considere: R1 e R2 - Resistncias (=0 desligada e =1 ligada) Sa - Sensor de Temperatura (=0 Temp. inferior a 100 C e =1 Temp. superior a 100 C) Sb - Sensor de Temperatura (=0 Temp. inferior a 200 C e =1 Temp. superior a 200 C) P - Porta do Forno (=0 aberta e =1 fechada)
o o o o

Resposta:

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Exerccio: Implemente o circuito combinacional mnimo de um decodificador BCD para Gray, utilizando qualquer porta lgica de no mximo duas entradas.

Resposta:

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5.

MTODO DE PARIDADE

Quando uma informao transmitida de um dispositivo (transmissor) para outro (receptor), h a possibilidade de ocorrncia de erros quando o receptor no recebe uma informao idntica quela que foi enviada pelo transmissor. A principal causa de um erro o rudo eltrico, que consiste em flutuaes esprias na tenso ou corrente que esto presentes em praticamente todos os sistemas eletrnicos. Por isso, muitos sistemas digitais utilizam algum mtodo de deteco de erros. Uma das tcnicas mais simples para deteco de erros o Mtodo de Paridade. Um bit de paridade consiste em um bit extra anexado ao conjunto de bits a ser transferido. O bit de paridade pode ser 0 ou 1, dependendo do nmero de 1s contido no conjunto de bits. Dois mtodos diferentes so usados. No mtodo que usa paridade par, o valor do bit de paridade determinado para que o nmero total de 1s no conjunto de bits (incluindo o bit de paridade) seja um nmero par. Por exemplo, suponha que o conjunto de bits seja 1000011. Esse conjunto de bits tem trs 1s; portanto, anexamos um bit de paridade par igual a 1 para tornar par o nmero total de 1s. O novo conjunto de bits, incluindo o bit de paridade, passa a ser: 11000011. Se o grupo de bits j contiver um nmero par de 1s, o bit de paridade ter valor 0. O mtodo de paridade mpar usado da mesma maneira, exceto que o bit de paridade determinado para que o nmero total de 1s, incluindo o bit de paridade, seja mpar.

Paridade Par

Paridade mpar

1 1000011 0 1001000

0 1000011 1 1001000

bit de paridade

O bit de paridade gerado para detectar erros de apenas um bit que ocorram durante a transmisso. Por exemplo, suponha que o conjunto de bits 1000001 seja transmitido com paridade mpar. O cdigo transmitido seria: 11000001. O receptor verifica se a informao transmitida contm um nmero mpar de 1s (incluindo o bit de paridade). Em caso afirmativo, o receptor considera que o cdigo foi recebido corretamente. Agora, suponha que, devido a algum rudo, seja recebido o seguinte cdigo: 11000000. O receptor identificar que o cdigo tem um nmero par de 1s. Isso significa que h algum erro no cdigo, devendo ser descartado. evidente que o mtodo de paridade no funcionar se ocorrer erro em dois bits, porque dois bits errados no geram alterao na paridade do cdigo. Na prtica, o mtodo de paridade usado em situaes em que a probabilidade de erro de um nico bit baixa e a probabilidade de erro em dois bits seja zero. O circuito mostrado na figura seguinte usado para gerao de paridade e verificao de paridade. Esse exemplo usa quatro bits de dados fazendo uso da paridade par. Esse circuito pode ser facilmente adaptado para usar paridade mpar e um nmero qualquer de bits. Os dados a serem transmitidos so aplicados ao circuito gerador de paridade que produz um bit de paridade par em sua sada, totalizando cinco bits para transmisso. Esses cinco bits entram no circuito verificador de paridade do receptor, o qual gera uma sada de erro (E), que indica se ocorreu ou no um erro em um nico bit. Verifique que o circuito emprega portas OU-Exclusivo, pois ela opera de tal forma que gera NL1 se o nmero de 1s nas entradas for mpar e gera uma sada NL0 se o nmero de 1s nas entradas for par.

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Gerador de paridade par

Paridade Par D3 D2 D1 D0 D3 D2 D1 D0

Verificador de paridade par Paridade D3 D2 D1 D0 Erro (E) 1 = erro 0 = sem erro

Exerccio: Determine o bit de paridade par dos nmeros binrios abaixo. a) 100101 b) 01011011 c) 1110111

Resposta:

Exerccio: Os dados abaixo foram recebidos por um circuito verificador de paridade mpar de 7 bits, sendo o MSB o bit de paridade. Determine quais conjuntos de dados tiveram um bit errado na transmisso. a) 10010100 b) 01001011 c) 11001011

Resposta:

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6.

ARITMTICA DIGITAL

Primeiramente veremos como as diversas operaes aritmticas so feitas com nmeros binrios e tambm em hexadecimal, e depois estudaremos os circuitos lgicos que realizam estas operaes em um sistema digital.

6.1. Adio Binria

A adio de dois nmeros binrios realizada da mesma forma que a adio de nmeros decimais. A nica diferena est que, no sistema binrio, apenas quatro situaes podem ocorrer na soma de dois dgitos (bits), qualquer que seja a posio:

0+0=0 1+0=1 1 + 1 = 10 = 0 + carry 1 para a prxima posio 1 + 1 + 1 = 11 = 1 + carry 1 para a prxima posio

Exerccios: Some os seguintes nmeros binrios. a) 10110 + 00111 b) 10001111 + 10010010 c) 11,011 + 10,110

Resposta:

6.2. Representao de Nmeros com Sinal

Como a maioria dos computadores e das calculadoras digitais efetua operaes tanto com nmeros positivos quanto negativos, necessrio representar de alguma forma o sinal do nmero (+ ou -). Em geral, a conveno que tem sido adotada que um 0 no bit de sinal representa um nmero positivo e um 1 no bit de sinal representa um nmero negativo. Na figura seguinte, o bit na posio mais esquerda o bit de sinal que

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representa positivo (+) ou negativo (-). Os outros seis bits so a magnitude do nmero, que igual a 52 em decimal.

= +52|10

= -52|10

Magnitude = 52|10

Magnitude = 52|10

Essa representao denominada Sistema Sinal-Magnitude para nmeros binrios com sinal. Embora esse sistema seja uma representao direta, os computadores e calculadoras normalmente no o utilizam, porque a implementao do circuito mais complexa do que em outros sistemas. O sistema mais usado para representar nmeros binrios com sinal o Sistema de Complemento de 2. Antes de saber como esse sistema, temos que saber o complemento de 1 e o complemento de 2 de um nmero binrio.

Forma do Complemento de 1 O complemento de 1 de um nmero binrio obtido substituindo cada 0 por 1 e cada 1 por 0. Em outras palavras, substitui-se cada bit do nmero binrio pelo seu complemento, conforme mostrado a seguir.

1 0 1 1 0 1 Nmero binrio original

0 1 0 0 1 0 Complemento de 1

Forma do Complemento de 2 O complemento de 2 de um nmero binrio formado tomando-se o complemento de 1 do nmero e adicionando-se 1 na posio do bit menos significativo. O processo ilustrado a seguir para (101101)2 = (45)10. 1 0 1 1 0 1 Equivalente binrio de 45

0 1 0 0 1 0 Complemento de 1 + 1 Adiciona-se 1 para formar o complemento de 2

0 1 0 0 1 1Complemento de 2

Para finalizar, basta acrescentar um bit 1 na frente do nmero encontrado, que poder ser a posio definida para o bit de sinal.

1 0 1 0 0 1 1 = (-45)10

Assim, o sistema de complemento de 2 para representao de nmeros com sinal funciona da seguinte forma:

Se o nmero for positivo, a magnitude representada na forma binria direta, e um bit de sinal 0 colocado em frente ao bit mais significativo (Most Significant Bit MSB).

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= +45|10

Binrio

Se o nmero for negativo, a magnitude representada na sua forma do complemento de 2 e um bit de sinal 1 colocado em frente ao MSB.

= -45|10

Complemento de 2

O sistema de complemento de 2 usado para representar nmeros com sinal porque permite realizar a operao de subtrao efetuando na verdade uma adio. Isso importante porque um computador digital pode usar o mesmo circuito tanto na adio quanto na subtrao, desse modo poupando hardware. Um nmero binrio negativo escrito na forma Complemento de 2 pode ser definido de acordo com a frmula abaixo, facilitando sua converso para o valor correspondente em decimal.

a = an b n +

n 1

Exemplo: Transforme o nmero 1101, que est em complemento de dois, para o seu equivalente decimal. a = - 1.23 + (1.22 + 0.21 + 1.20) a = - 8 + (4 + 0 + 1) = -8 + 5 a = - 3 |10

6.3. Adio no Sistema Complemento de 2

Caso 1 Dois Nmeros Positivos: A adio de dois nmeros positivos bastante direta. Considere a adio de +9 e +4. +9 = 1 0 0 1 +4 = 1 0 0

Para nmeros positivos, deve-se igualar o nmero de casas acrescentando bits 0.

1101

0100

1001

k =0

ak b k

+9 +4 +13

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Caso 2 Um nmero Positivo e um Outro Menor e Negativo: Considere a adio de +9 e 4. Lembre-se que 4 estar representado em complemento de 2. +9 = 1 0 0 1 4 = 1 1 0 0

Este Carry descartado.

Caso 3 Um nmero Positivo e um Outro Maior e Negativo: Considere a adio de 9 e +4. 9 = 1 0 1 1 1 +4 = 1 0 0

Caso 4 Dois nmeros Negativos: Considere a adio 9 e 4. 9 = 1 0 1 1 1 4 = 1 1 0 0

Para nmeros negativos, deve-se igualar o nmero de casas acrescentando bits 1.

Este Carry descartado

6.4. Subtrao no Sistema Complemento de 2

A operao de subtrao usando o sistema de complemento de 2, na verdade, envolve uma operao de adio.

110011

11100

10111

11011

00100

10111

10101

+5

1100

1001

+9 4

9 +4 5

9 4 13

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6.5. Multiplicao de Nmeros Binrios

A multiplicao de nmeros binrios feita do mesmo modo que a multiplicao de nmeros decimais. O procedimento, na verdade, mais simples, uma vez que os dgitos multiplicadores podem ser apenas 0 ou 1. O exemplo seguinte ilustra este procedimento para nmeros binrios sem sinal.

1001 1001 0000 1001

Caso um nmero esteja em complemento de 2, deve-se primeiro convert-lo para o seu equivalente em binrio positivo. Assim, possvel efetuar a multiplicao como no caso acima. Evidente que o resultado deve ser convertido para binrio negativo, usando o complemento de 2.

6.6. Diviso Binria

O processo para dividir nmeros binrios o mesmo que utilizado para nmeros decimais. Para ilustrar, segue um exemplo onde iremos dividir (9)10 por (3)10. +9 = 1 0 0 1 +3 = 1 1

1001 11 0011 11 0

11 1 1 (3)10

A diviso de nmeros com sinal tratada do mesmo modo que na multiplicao.

Exerccio: Sendo A = 50 |10 e B = 10 |10, efetue as operaes solicitadas em binrio. a) b) c) d) e) f) A+B AB A+B AB A*B A/B

Resposta:

1100011

1011

1001

+9 +11

+99

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7.

CIRCUITOS ARITMTICOS

As operaes aritmticas so realizadas na Unidade Lgica e Aritmtica (ULA) de um computador, onde portas lgicas so combinadas de tal forma que seja possvel somar, subtrair, multiplicar e dividir nmeros binrios. Estudaremos agora algumas clulas que compem uma ULA, capazes de efetuar as operaes aritmticas discutidas anteriormente.

Clula Meio-Somador
Seja uma clula com duas entradas e duas sadas, cuja operao definida por F = A + B.

1 Etapa: Montar a Tabela Verdade. A 0 0 1 1 B 0 1 0 1 Operao Decimal A + B Vi S

2 Etapa: Encontrar as equaes minimizadas atravs dos Mapas de Karnaugh.

3 Etapa: Implementar as funes atravs de Portas Lgicas.

B A

Vi

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Clula Somador Completo

A clula anterior nos permitia efetuar a soma de dois nmeros com apenas 1 bit. Para somar dois nmeros formados por uma quantidade maior de bits, por exemplo um byte, podemos fazer uma associao de vrias clulas do tipo somador completo. Abaixo temos um exemplo de um somador de 4 bits:

B4 A4

B3 A3

B2 A2

B1 A1

Vi

Vi

Vi

Vi

+
Vi+1 S4

+
Vi+1 S3

+
Vi+1 S2

+
Vi+1 S1

A operao de uma clula Somador Completo definida por: F = A + B + Vi. 1 Etapa: Montar a Tabela Verdade. A 0 0 0 0 1 1 1 1

B 0 0 1 1 0 0 1 1

Vi 0 1 0 1 0 1 0 1

Oper. Decimal A + B + Vi

Vi+1

2 Etapa: Encontrar as equaes minimizadas atravs dos Mapas de Karnaugh.

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3 Etapa: Implementar as funes atravs de Portas Lgicas.

Vi+1

Vi

Clula Subtratora
Seja uma clula de trs entradas e duas sadas, cuja operao definida por F = A B Vi.

1 Etapa: Montar a Tabela Verdade. A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 Vi 0 1 0 1 0 1 0 1 Oper. Decimal A B Vi Vi+1 S

2 Etapa: Encontrar as equaes minimizadas atravs dos Mapas de Karnaugh.

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3 Etapa: Implementar as funes atravs de Portas Lgicas.

Vi+1

Vi

S
Exerccio: A clula Sinal da Adio envolve dois nmeros dotados de sinal:

A = an 2n + B = bn 2 n +

n 1

n 1 k =0

A + B = an bn +[Vi] Projete uma clula "Sinal da Adio", cuja operao decimal : - A - B + Vi.

Resposta:

k =0

ak 2k bk 2 k

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Exerccio: A clula Sinal da Subtrao envolve dois nmeros dotados de sinal. Sabemos que a operao de subtrao entre dois nmeros : A - B - Vi. Para nmeros dotados de sinal, a operao dever ser considerada como: - (A - B) - Vi, ou ento, - A + B - Vi. Projete uma clula "Sinal da Subtrao", cuja operao decimal : - A + B - Vi.

Resposta:

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8.

MULTIPLEXADOR

Um multiplexador digital ou seletor de dados um circuito que recebe diversos dados de entrada e seleciona um deles, em um determinado instante, para a sada. O envio do dado de entrada desejado para a sada controlado pelas entradas de seleo ou endereamento. O pino strobe em nvel lgico baixo habilita o funcionamento do multiplexador; em nvel lgico alto o multiplexador fica desabilitado (tri-state).

Strobe D0 Entrada de Dados D1 MUX S D0 D1 D2 S Dn A0 A1 Am

Dn

Variveis de Seleo

As entradas de dados so designadas por D0 a Dn e as entradas de seleo so designadas por Ao a Am. A quantidade de entradas que podem ser selecionadas para ocupar a sada depende do nmero de pinos existentes relativos s variveis de seleo, ou seja:

No. de variveis de entrada = 2

No. de variveis de seleo

O multiplexador atua como uma chave de mltiplas posies, em que o cdigo digital aplicado nas variveis de seleo controla a entrada de dados que ser comutada para a sada. Por exemplo, no multiplexador de 2 variveis de seleo ilustrado na figura abaixo, quando B = 0 e A = 0 observe na tabelaverdade que a sada fica acoplada entrada D0, portanto a sada S assume o mesmo contedo que estava na entrada D0 (NL0 ou NL1). Conforme os valores associados s variveis de seleo (B e A), a sada fica acoplada a uma determinada entrada conforme especificado pela tabela-verdade.
D0

Tabela-verdade do MUX
D0 D1 D2 D3 B A
D3 D1 S

B 0 0 1 1

A 0 1 0 1

S D0 D1 D2 D3

D2

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A figura anterior tambm mostra o circuito lgico interno para um multiplexador de quatro entradas de dados. As entradas so seletivamente transmitidas para a sada de acordo com as quatro combinaes possveis para as entradas de seleo B e A, da mesma forma que a tabela-verdade. Como exemplo de circuito integrado (CI), podemos citar o 74151, que possui oito entradas e trs variveis de seleo, alm do pino de habilitao. importante notar que esse CI fornece duas sadas complementares.
74151 4 3 2 1 15 14 13 12 D0 D1 D2 D3 D4 D5 D6 D7 Y W G C B A 5 6 7 9 10 11

C X 0 0 0 0 1 1 1 1

B X 0 0 1 1 0 0 1 1

A X 0 1 0 1 0 1 0 1

G 1 0 0 0 0 0 0 0 0

Y 0 D0 D1 D2 D3 D4 D5 D6 D7

W 1 /D0 /D1 /D2 /D3 /D4 /D5 /D6 /D7

Circuitos multiplexadores encontram numerosas e diversas aplicaes em sistemas digitais de todos os tipos. Estas aplicaes incluem seleo de dados, roteamento de dados, converses paralelo-srie, implementao de funes lgicas, etc. Multiplexadores podem ser usados para implementar funes lgicas diretamente da tabela-verdade sem a necessidade de simplificao. Quando um multiplexador usado com essa finalidade, as entradas de seleo so usadas como as variveis lgicas, e cada dado de entrada conectado permanentemente em NL1 ou NL0 conforme encontrado na tabela-verdade.

Exemplo 1: Implementar a funo abaixo em um MUX de duas variveis de seleo.

F = X.Y + X

Resposta: Primeiramente, vamos determinar a tabela-verdade que representa a funo dada. Depois, podemos implementar o circuito com um MUX de duas variveis de seleo que satisfaa a tabela-verdade da funo. Repare que as variveis X e Y so ligadas nas variveis de seleo do MUX (B e A) enquanto que as entradas do multiplexador so ligadas em Vcc ou GND, conforme a convenincia da funo.

Vcc

X 0 0 1 1

Y 0 1 0 1

F 1 1 1 0

D0 D1 D2 D3 B A S F

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Exemplo 2: Implementar a funo abaixo em um MUX de trs variveis de seleo.

F = X.Y.W + X.Z.W + Y.Z + X.Y.W

Resposta: Primeiramente, vamos determinar a tabela-verdade que representa a funo dada. Agora podemos implementar um circuito com MUX de trs variveis de seleo que satisfaz a tabela-verdade acima; porm, como a funo F tem quatro variveis (X, Y, Z e W) enquanto o MUX tem apenas trs variveis de seleo (C, B e A), devemos ento adotar uma das variveis da funo como auxiliar. Pode-se escolher qualquer uma das quatro variveis com o sendo a varivel auxiliar, porm mais fcil adotar sempre a varivel que ocupa a posio menos significativa, que neste caso, a varivel W. A varivel escolhida como auxiliar ser ligada nas entradas do MUX conforme a convenincia da funo dada. Verifique atravs do circuito montado que a varivel W est acoplada entrada D1 e a varivel W invertida necessariamente est acoplada s entradas D5 e D6. Note que as ligaes feitas nas entradas do MUX dependem exclusivamente do que acontece com a varivel auxiliar W. Por exemplo, quando X = 0, Y = 0 e Z = 0, tanto faz W ser NL1 ou NL0, pois a funo F resulta sempre em NL1; ento a entrada D0 ligada em Vcc. Repare agora quando X = 0, Y = 0 e Z = 1; nesse caso depende do que acontece com a varivel W, pois quando W for NL0 a funo F tambm ser NL0 e quando W for NL1 a funo F tambm ser NL1. Conclumos que a sada F depende exatamente do valor de W, por isso a entrada D1 ligada diretamente na mesma.

X 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

Y 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

Z 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

W 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

F 1 1 0 1 0 0 0 0 1 1 1 0 1 0 0 0
Vcc D0 W D1 D2 D3 D4 D5 D6 D7 C B A S F

A partir destes multiplexadores vistos (de 2 e 3 variveis de seleo) pode-se entender com facilidade os de 4, 5,.... variveis de seleo, pois o procedimento de implementao de circuitos sempre o mesmo, variando-se apenas a quantidade de variveis de entrada que cada multiplexador pode ter.

Exerccio 1: Implemente a funo abaixo em um MUX de duas variveis de seleo.

F = X.Y + X + X.Y

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Resposta:

Exerccio 2: Implemente a funo abaixo em um MUX de trs variveis de seleo.

F = X.Y.W + X.Z.W + X.Y + Y.Z.W

Resposta:

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Exerccio 3: Dada a associao de multiplexadores, determine a tabela-verdade com sada F e entradas P, Q, R e S. Em seguida, implemente em um MUX de trs variveis de seleo.
Vcc Vcc MUX 1 D0 D1 D2 D3 B A S R P MUX 3 D0 D1 D2 D3 B A S F

MUX 2 D0 D1 D2 D3 B A S

Resposta:

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9. DEMULTIPLEXADOR
O demultiplexador executa a operao inversa do MUX, ou seja, coloca uma entrada D (dados) em diversas sadas (S0 a Sn), segundo as condies das variveis de seleo ou de endereamento (A0 a Am).

Strobe S0 Entrada de Dados D DEMUX S1 D Sn Sn A0 A1 Am S0 S1 S2

Variveis de Seleo

Na entrada D se coloca a informao que se quer transmitir a uma sada selecionada, atravs das variveis de seleo. Da mesma forma, o nmero de sadas que podem ser selecionadas para receber a informao de entrada D dependente da quantidade de variveis de seleo, ou seja, a quantidade de sadas que podem ser selecionadas depende do nmero de pinos existentes relativos s variveis de seleo, conforme quadro abaixo:

No. de variveis de sada = 2 No. de variveis de seleo

Tipos de DEMUX

Podem-se encontrar basicamente dois tipos de demultiplexadores. Veja o exemplo para um DEMUX de 2 variveis de seleo:

S0 S1 D S2 S3 B A

DEMUX 1 TIPO B 0 0 1 1 A 0 1 0 1 S0 D 0 0 0 S1 0 D 0 0 S2 0 0 D 0 S3 0 0 0 D B 0 0 1 1

DEMUX 2 TIPO A 0 1 0 1 S0 D 1 1 1 S1 1 D 1 1 S2 1 1 D 1 S3 1 1 1 D

Quando B = 0 e A = 0, observe nas tabelas-verdade que a sada S0 fica acoplada entrada D, portanto, o que tiver na entrada D vai parar em S0. As demais sadas dependem do tipo de funcionamento do DEMUX,

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por exemplo, se for do 1 Tipo as demais sadas ficam em NL0 e caso seja do 2 Tipo as demais sadas ficam em NL1. Resumindo, as variveis de seleo determinam qual sada ser acoplada entrada D e, normalmente se o DEMUX utilizado for do 1 Tipo deve-se ligar a entrada em NL1 para poder diferenciar a sada selecionada das demais sadas. Caso o DEMUX utilizado seja do 2 Tipo, deve-se ligar a entrada em NL0 para tambm poder diferenciar a sada selecionada das demais.

Exemplo 1: Projete um circuito que utilize um DEMUX de 2 variveis de seleo para implementar as funes abaixo. Considere: DEMUX do 2 Tipo. O uso somente de portas lgicas AND e inversoras.
o

F=X+Y

G = X.Y + Y

Resposta: Primeiramente, vamos determinar a tabela-verdade que representa as funes. Em seguida, podemos projetar o circuito com o DEMUX de duas variveis de seleo que satisfaa a tabela-verdade. Como o DEMUX do 2o Tipo, devemos ento ligar a entrada no GND (NL0). As variveis X e Y correspondem s variveis de seleo do DEMUX. Analisando a funo F, percebemos que a sada ser NL1 quando selecionarmos as sadas S0, S2 e S3. Basta conectar essas sadas com portas AND, tendo como objetivo gerar uma nica sada, que ser exatamente a funo F. Deve-se tomar o cuidado de inverter o resultado, pois a porta AND ir encaminhar NL0 quando selecionarmos S0, S2 ou S3. Deve-se proceder da mesma forma com a funo G.

X 0 0 1 1

Y 0 1 0 1

F 1 0 1 1

G 0 1 1 1
X D

F S0 S1 S2 S3 B A G

Para entender o funcionamento do circuito, basta simular os valores das variveis X e Y que esto acopladas nas variveis de seleo do DEMUX e verificar o resultado nas sadas F e G.

Exemplo 2: Implementar um sistema de transmisso de informaes serial atravs de um nico bit (condutor fsico), considerando que existe a necessidade de haver 8 canais distintos de comunicao. Utilizar um MUX e um DEMUX de 3 variveis de seleo.

Resposta: As variveis de seleo tanto podem ser curto-circuitadas entre si como podem ser independentes. No primeiro caso, se ligarmos X com P, Y com Q e Z com R, estaremos eternizando a ligao de entrada D0 do MUX com a sada S0 do DEMUX, a entrada D1 do MUX com a sada S1 do DEMUX e assim sucessivamente. No segundo caso, deixando as variveis de seleo do MUX e do DEMUX independentes, qualquer entrada do MUX pode se acoplar com qualquer sada do DEMUX bastando para isso selecionar as variveis de seleo de acordo com os interesses de acoplamento.

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Exerccio 1: Dada as funes lgicas abaixo, determine a tabela-verdade e em seguida implemente o circuito utilizando um DEMUX de 3 variveis de seleo. Considere: DEMUX do 2 Tipo. O uso somente de portas lgicas AND e inversoras.
o

P = X.Y + Y.Z

H = X.Y.Z + X.Y + X.Y.Z

Resposta:

S Q D B RFE H D B DT B FGFUP

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Exerccio 2: Implementar um sistema de transmisso de informaes serial atravs de um nico condutor fsico, considerando que existe a necessidade de haver 4 canais distintos de comunicao. Para isso, utilize um MUX e um DEMUX de 2 variveis de seleo cada um e que satisfaa a seguinte situao: A entrada S0 do MUX se comunica apenas com a sada S3 do DEMUX; A entrada S1 do MUX se comunica apenas com a sada S2 do DEMUX; A entrada S2 do MUX se comunica apenas com a sada S1 do DEMUX; A entrada S3 do MUX se comunica apenas com a sada S0 do DEMUX.

Resposta:

Exerccio 3: Dado o circuito, determine a tabela-verdade com as variveis X, Y, Z e sada F.

Demux 2o. Tipo S0 S1 S2 S3 D0 D1 D2 D3 F S

Resposta:

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10. BIESTVEIS
Podemos considerar dois modelos de circuitos eletrnicos digitais: Combinacional e Seqencial. Nos circuitos combinacionais as sadas dependem apenas das entradas no instante de tempo observado. Os circuitos seqenciais se caracterizam por terem as sadas dependentes das entradas no instante de tempo observado e no instante anterior, ou seja, possuem uma seqncia de operao. Um dos componentes mais utilizados na implementao de circuitos seqenciais so os biestveis (popularmente denominados de flip-flops ou latch). Os biestveis so circuitos que apresentam dois estados estveis (0 e 1) na sada. Quando pela ao de um estmulo externo, em sua(s) entrada(s), passam de um estado a outro, permanecendo at que outro estmulo seja dado novamente em sua(s) entrada(s). Por essa caracterstica de manter um determinado estado que os biestveis so denominados tambm de elementos de memria. O biestvel funciona, portanto, como elemento armazenador de informao ou de memria. Existem basicamente quatro tipos de biestveis:

Flip-Flop RS Flip-Flop JK

Flip-Flop D Flip-Flop T

Os biestveis podem ser assncronos ou sncronos. O tipo assncrono significa que o biestvel no depende de relgio (clock) para seu funcionamento. J o tipo sncrono depende do relgio (clock), podendo ser encontrados de duas maneiras: Nvel ou Borda. O quadro abaixo mostra a simbologia adotada para o funcionamento do nvel alto ou baixo e tambm para a borda de subida ou descida.

Nvel Alto Vcc ou NL1

Nvel Baixo Gnd ou NL0

Borda de Subida Borda de Descida

10.1. Flip-Flop RS
a) RS Assncrono (Construdo com portas NOU)

Simbologia:

Circuito Interno:

Tabela Verdade: R S 0 1 0 1 Q Mantm 1 0 Proibido

R S

Q Q
S

Q
0 0

1 1

OBS: Na situao onde R = S = 1, denominamos de proibido porque no tem sentido lgico querer resetar e setar ao mesmo tempo.

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b) RS Assncrono (Construdo com portas NE) A simbologia e a Tabela Verdade permanecem iguais, modificando apenas o circuito interno.

Circuito Interno:

S Q

Q R

A seguir, vamos analisar o funcionamento deste biestvel (RS assncrono) atravs do Diagrama de Tempos, que um dos processos mais importantes utilizados na tecnologia digital pela facilidade de compreenso do funcionamento do circuito.

Diagrama de Tempos:

R S Q

c) RS Sncrono (Nvel Alto)

Simbologia:

Circuito Interno:

R Q Ck S Q

S Q Ck Q R

Diagrama de Tempos:

Ck S R Q

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No biestvel sincronizado em nvel lgico alto, s alterada a sada, respeitando a tabela verdade do tipo RS, enquanto o clock estiver em NL1, conforme pode ser verificado no diagrama de tempos anterior.

d) RS Sncrono (Nvel Baixo) No biestvel sincronizado em nvel lgico baixo, s alterada a sada, respeitando a tabela verdade do tipo RS, enquanto o clock estiver em NL0.

Simbologia:

Circuito Interno:

R Q Ck S Q

S Q Ck Q R

e) RS Sncrono (Borda de Subida) O biestvel de borda de subida s tem a sua sada alterada conforme as condies de entrada E na transio do clock (de NL0 para NL1), ou seja, mesmo que o clock esteja em nvel lgico alto, a sada no se altera independente do que foi colocado em suas entradas. A diferena do circuito de nvel alto para o de borda de subida consiste no acrscimo de um circuito diferenciador colocado na entrada do clock fazendo com que o funcionamento do mesmo aps o diferenciador seja exatamente igual ao de nvel alto. Verifique pela ilustrao ao lado que no instante em que o clock vai a nvel lgico alto, aps o diferenciador (ponto X) vai de 0 para 1 e instantaneamente volta para 0, permitindo assim apenas uma leitura das entradas do biestvel, ou seja, mesmo que o clock se mantenha em nvel lgico alto a sada no se altera mesmo modificando as entradas do flip-flop.

Ck C

X R

Circuito

Ck X

A seguir temos o circuito completo do biestvel sncrono funcionando borda de subida. Na representao simblica do flip-flop, aparece um pequeno tringulo que significa sincronismo borda. No diagrama de tempos, podemos analisar o funcionamento deste flip-flop.

Simbologia:

Circuito Interno:

R Q Ck S Q

S Q Ck C R Q R

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Diagrama de Tempos:

Ck S R Q

Observe no diagrama de tempos da ilustrao anterior que a sada s tem possibilidade de ser alterada no instante em que o clock vai de 0 para 1.

f)

RS Sncrono (Borda de Descida)

O biestvel de borda de descida s tem a sua sada alterada conforme as condies de entrada E na transio do clock (de NL1 para NL0), ou seja, mesmo que o clock esteja em nvel lgico baixo, a sada no se altera independente do que foi colocado em suas entradas. A diferena do circuito de nvel baixo para o de borda de descida consiste no acrscimo de um circuito diferenciador colocado na entrada do clock aps a porta inversora, fazendo com que o funcionamento do mesmo aps o diferenciador seja exatamente igual ao de nvel baixo. A figura seguinte mostra o circuito completo e a simbologia do biestvel sncrono funcionando borda de descida. Na representao simblica do flip-flop aparece um pequeno tringulo e uma bolinha que significa sincronismo borda de descida. Caso seja construdo o diagrama de tempos que representa esse biestvel, conveniente lembrar que a sada s poder sofrer alterao na transio do clock de NL1 para NL0.

Simbologia:

Circuito Interno:

R Q Ck S Q

S C Ck R Q R Q

10.2. Flip-Flop JK
O biestvel JK s existe na configurao borda de subida ou descida, no sendo possvel existir no formato assncrono ou em nvel. A seguir temos o smbolo lgico, a tabela verdade e um diagrama de tempos como exemplo. Perceba que a tabela verdade do flip-flop JK muito parecida com a do tipo RS, sendo diferenciada apenas na ltima linha da tabela. O biestvel JK no pode existir na configurao em nvel devido condio de inverso do sinal de sada, ou seja, imagine um JK funcionando em nvel alto: quando fosse colocada nas entradas J = 1 e K = 1 e o clock em nvel lgico alto, a sada ficaria invertendo (0 1 0 1 .....) na ordem de microssegundos enquanto o clock se mantiver em nvel lgico alto, perdendo assim o controle de funcionamento do flip-flop. Por

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essa razo, s possvel existir o biestvel JK funcionando a borda de descida ou subida, pois quando o relgio estiver na transio o flip-flop faz apenas uma nica leitura das condies de entrada, portanto s inverte a sada uma vez.

Simbologia:

Tabela Verdade: J K 0 1 0 1 Q Mantm 0 1 Inverte

J Q Ck K Q

0 0 1 1

Diagrama de Tempos:

Ck J K Q

10.3. Flip-Flop T
O biestvel tipo T s existe na configurao borda de subida ou descida, pelo mesmo motivo justificado no biestvel tipo JK. Para melhor compreenso, vide abaixo o smbolo lgico, sua tabela verdade e um diagrama de tempos como exemplo.

Simbologia:

Tabela Verdade: T 0 Q Mantm Inverte

T Ck

Q Q

Diagrama de Tempos:

Ck T Q

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10.4. Flip-Flop D
O flip-flop tipo D o mais fcil dos biestveis, pois o sinal que estiver em sua entrada (D) o mesmo que vai parar na sada (Q). Pode ser encontrado com ou sem clock. O flip-flop tipo D assncrono no tem muita utilidade, pois uma vez que a sada copia a entrada instantaneamente (no tem clock), o seu funcionamento deixa de ter sentido a menos que a inteno seja o de gerar um pequeno delay (atraso).

a) D Assncrono
Simbologia: Circuito Interno: Tabela Verdade; D
Q

Q D Q
Q

Q 0 1

0 1

Diagrama de Tempos:

D Q

b) D Sncrono (Nvel Alto)

A tabela verdade permanece igual, mudando a simbologia e o diagrama de tempos. Tambm existe o biestvel tipo D funcionando em nvel baixo.

Simbologia:

Ck Q

Diagrama de Tempos:

Ck D Q

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c) D Sncrono (Borda de Subida)

Tambm pode ser encontrado o biestvel tipo D funcionando a borda de descida.

Simbologia:

D Ck

Q Q

Diagrama de Tempos:

Ck D Q

10.5. Preset e Clear

O biestvel que contm estes dois terminais adicionais (preset e clear) o mais completo que existe, pois possibilita ao usurio do circuito forar a sada a ser 0 ou 1, independente das condies de entrada e do clock. A funo preset fora a sada em NL1 nas seguintes condies (Clear = 1 e Preset = 0), ou seja, o circuito foi pr-setado enquanto que a funo clear fora a sada em NL0 nas seguintes condies (Clear = 0 e Preset = 1). importante lembrar que tanto o preset quanto o clear so funes soberanas e isso significa que a sada forada conforme a necessidade do usurio independente da entrada e do clock. Como exemplo, a seguir tem um flip-flop tipo RS sncrono com borda de subida, e com os terminais de Preset e Clear. Os outros biestveis tambm podem ser encontrados nesta configurao. A tabela verdade apresenta mais duas entradas (Preset e Clear). Verifique na tabela que quando foramos uma sada atravs do preset ou clear independente do que tenha na entrada R ou S, a mesma permanece inalterada.

Simbologia:

Circuito Interno:
Cl

Pr R Q Ck S Cl Q

S C Ck R R Pr

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Tabela Verdade:

Pr 0 0 1 1 1 1 1

Cl 0 1 0 1 1 1 1

R X X X 0 0 1 1

S X X X 0 1 0 1

Q Proibido 1 0 Mantm 1 0 Proibido

10.6. Flip-Flop JK Mestre-Escravo

Um biestvel mestre-escravo (master-slave) uma combinao de dois flip-flops sincronizados, onde o primeiro o mestre e o segundo o escravo. A figura a seguir mostra o circuito e um diagrama de tempos que representa o funcionamento deste tipo de biestvel.

Circuito Interno:
MESTRE Qm Q ESCRAVO

J Ck K

Q Qm

Diagrama de Tempos:

Ck J K Qm Q

Na subida do pulso de clock, os valores introduzidos nas entradas J e K acionam o circuito do mestre. Logo aps a descida do pulso do clock, o circuito do escravo acionado copiando a mesma sada ocorrida no mestre Qm.

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Quando o clock assume nvel lgico alto, as portas lgicas do mestre modificam sua sada (Qm) conforme os valores introduzidos nas entradas J e K. Neste momento, o escravo fica desabilitado devido a porta inversora do circuito eltrico, fazendo com que a sada do circuito (sada do escravo) fique inalterada. Quando o clock assume nvel lgico baixo, as portas lgicas do mestre ficam desabilitadas, o que impede o acesso dos valores introduzidos nas entradas J e K. Neste momento as portas lgicas do escravo so habilitadas permitindo a ao do mestre sobre o escravo, ou seja, as sadas do mestre passam a ser as entradas do escravo, garantindo assim a execuo do funcionamento do biestvel conforme previsto. Para o circuito executar corretamente a tabela verdade do biestvel JK, as entradas J e K no devem mudar enquanto o clock estiver em nvel lgico alto. Por exemplo: se J = 0, K = 0 e Q = 1, esperado que a sada no mude aps a aplicao de um pulso de clock. Contudo, se enquanto o clock estiver em nvel lgico alto ocorrer um transitrio na entrada K, ou seja, K assume o valor 1 e volta em seguida para 0, ento ocorrer mudana na sada aps a descida do pulso do clock. Isto significa que no devemos usar esse tipo de flip-flop em ambientes nos quais as entradas J e K possam mudar enquanto o clock estiver em NL1. Neste caso, devemos usar o biestvel comum.

Exerccio 1: Dado o circuito, desenhe as formas de onda nas sadas Q0, Q1 e Q2, considerando que inicialmente estas sadas esto em nvel lgico baixo.

Q0 E T Q0 Ck

J Q1 K Q1

R Q2 S Q2

Ck t E t Q0 t Q1 t Q2 t

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Exerccio 2: Dado o circuito, desenhe as formas de onda nas sadas Qa, Qb e Qc, considerando que inicialmente estas sadas esto em nvel lgico baixo.

CK

R S

Qa Qa

Qb Qb

J K

Qc Qc
E

t CK
Qa

t
Qb

t
Qc

Exerccio 3: Dado o circuito, desenhe as formas de onda nas sadas Qa, Qb e Qc, considerando que inicialmente estas sadas esto em nvel lgico baixo.

CK

R S

Qa Qa

Qb Qb

J K

Qc Qc
E

t CK
Qa

t
Qb

t
Qc

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11. ANEXO A: FAMLIAS DE CIRCUITOS INTEGRADOS

Embora existam muitos fabricantes de CIs (Circuitos Integrados), a maior parte da nomenclatura e terminologia razoavelmente padronizada. Os termos mais teis so definidos a seguir:

VIH(min) Tenso Mnima de Entrada em Nvel Alto VIL(mx) Tenso Mxima de Entrada em Nvel Baixo VOH(min) Tenso Mnima de Sada em Nvel Alto VOL(mx) Tenso Mxima de Sada em Nvel Baixo IIH Corrente de Entrada em Nvel Alto IIL Corrente de Entrada em Nvel Baixo IOH Corrente de Sada em Nvel Alto IOL Corrente de Sada em Nvel Baixo

Nveis de Tenso: Circuitos lgicos s trabalharo confiavelmente com nveis de tenso especificados pelos fabricantes, ou seja, as tenses devem ser menores que VIL(max) e maiores que VIH(min) fora da faixa de indeterminao e com alimentao adequada.

Fan In: Nmero que expressa a quantidade de entradas de uma porta lgica

Fan Out: Nmero que expressa a quantidade mxima de blocos da mesma famlia, que poder ser conectada sada de um nico bloco lgico. Na famlia TTL o fan-out em torno de dez (10) para a maioria das portas

Potncia: Como todo circuito eltrico, um circuito lgico consome uma certa quantidade de potncia. Essa potncia fornecida por fontes de alimentao e esse consumo deve ser levado em considerao em um sistema digital. Se um circuito integrado consome menos potncia poderemos ter uma fonte de menor capacidade e com isso reduziremos os custos do projeto.

Tempo de Comutao (tc): Tempo necessrio para que a sada de um circuito lgico mude de estado.

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Tempo de Atraso (tatraso): Tempo que a sada leva para responder a uma mudana de estado na entrada.

Velocidade x Potncia: Um circuito digital ideal aquele que possui o menor consumo de potncia e o menor atraso de propagao. Em outras palavras, o produto de velocidade e potncia deve ser o menor possvel. uma medida muito usada para comparar a performance de diferentes CIs.

Imunidade ao Rudo: Rudos so sinais indesejveis gerados por campos eletromagnticos que podem afetar o funcionamento de um circuito lgico. Esses sinais podem fazer com que a tenso de entrada de um circuito lgico caia abaixo de VIH(min) ou aumente alm de VIL(max), gerando falsos sinais. A imunidade ao rudo se refere capacidade de um circuito lgico de rejeitar esse rudo.

Fornecimento e Absoro de Corrente: O fornecimento de corrente mostrado na figura seguinte. Quando a sada da porta lgica 1 est em ALTO, ela fornece uma corrente IIH para a entrada da porta lgica 2.

A absoro de corrente mostrada na segunda parte da figura. Quando a sada da porta lgica 1 est em BAIXO, ela absorve uma corrente IIL pela entrada da porta lgica 2.

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11.1. A Famlia Lgica TTL (Transistor Transistor Logic)

O circuito lgico bsico TTL a porta NAND. Seu diagrama de circuito mostrado a seguir permite que a sada fornea 0 ou 1 de acordo com a combinao das duas entradas. Este circuito est na configurao Totem-Pole, que impede que os dois transistores T3 e T4 conduzam juntos.

Estando A ou B com nvel zero, T1 estar saturado levando T2 ao corte, e consequentemente T4. O potencial na base de T3 suficiente para satur-lo, enviando na sada nvel lgico um. A tenso de sada ser VCC (VR4 + VCE sat T3 + VD1). A corrente sai para fora da porta atravs de D1. Se A e B estiverem com nvel 1, haver no transistor T1 uma conduo de base para coletor, saturando T2 e consequentemente T4, ficando a sada com VCE sat T4 0,3 nvel zero. O potencial VCE sat T2 levar T3 ao corte e D1 tambm no conduzir. A corrente fluir da carga para o interior da porta, via coletor-emissor de T4.

TTL Padro - Cdigo 74XX Existem duas sries TTL padro diferenciadas pela faixa de tenso de alimentao e temperatura: a srie 74 e a srie 54. A srie 74 utiliza alimentao entre 4,75 V e 5,25 V e opera entre 0 a 70 C. A srie 54 utiliza alimentao entre 4,5 V e 5,5 V e opera entre -55 a 125 C. Existe uma margem de segurana de uma sada para a entrada, chamada de margem de rudo, que dado por: VIL(max) - VOL(max) = 0,8V - 0,4V = 0,4 V. A margem de rudo tambm poder ser dada por: VOH(min) - VIH(min) = 2,4V - 2,0V = 0,4 V. As tenses mximas de trabalho de um TTL padro no devem ultrapassar 5,5 V. Uma tenso maior de 5,5 V aplicada a um emissor de entrada pode causar dano na juno B-E de T1. Tenses menores que 0,5 V tambm podem danificar o componente. A srie TTL padro fornece uma grande variedade de portas lgicas, porm raramente so utilizados em novos projetos devido melhor performance das novas sries TTL. Essas outras sries, conhecidas como sub-famlias, fornecem uma ampla faixa de capacidades de velocidade e potncia.

TTL Low Power Cdigo 74LXX e TTL High Speed - Cdigo 74HXX Estas sries so verses TTL para baixa potncia (74L) e alta velocidade (74H). A primeira consumia 1 mW e tinha um tempo de atraso de propagao de 33 ns e a segunda consumia 23 mW, com um tempo de atraso de propagao de 6 ns. No so mais fabricadas atualmente.

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TTL Schottky Cdigo 74SXX Esta srie utiliza diodos Schottky entre a base e o coletor dos seus transistores, evitando que eles trabalhem saturados. Com isso o tempo de resposta do circuito mais rpido. Por exemplo, a porta NAND 74S00 tem um atraso mdio de 3 ns, mas um consumo de potncia de 20 mW.

TTL Low Power Schottky Cdigo 74LSXX A srie 74LS uma verso de menor potncia e menor velocidade da srie 74S. Ela utiliza a combinao transistor/diodo Schottky, mas com valores maiores de resistores de polarizao, o que diminui o consumo. Uma porta NAND 74LS tem um atraso tpico de propagao de 9,5 ns e dissipao mdia de potncia de 2 mW.

TTL Schottky Avanada Cdigo 74ASXX A srie 74AS surgiu como uma melhoria da srie 74S. Possui velocidade e fan-out maiores e um menor consumo se comparado com a srie 74S.

TTL Schottky Avanada Baixa Potncia Cdigo 74ALSXX Esta srie surgiu como uma melhoria da srie 74SL.

TTL Fast Cdigo 74FXX Esta a srie TTL mais nova. Ela utiliza uma tcnica de fabricao de circuitos integrados que reduz as capacitncias entre os dispositivos internos visando reduzir os atrasos de propagao.

Na tabela temos uma comparao entre os tipos TTL vistos:

ndices de performance Atraso de propagao (ns) Dissipao de potncia (mW) Produto velocidade-potncia (pJ) Taxa mxima de clock (MHz) Fan-out (mesma srie) Parmetros de tenso VOH (min) VOL (max) VIH (min) VIL (max)

74 9 10 90 35 10 74 2,4 0,4 2,0 0,8

74S 3 20 60 125 20 74S 2,7 0,5 2,0 0,8

74LS 9,5 2 19 45 20 74LS 2,7 0,5 2,0 0,8

74AS 1,7 8 13,6 200 40 74AS 2,5 0,5 2,0 0,8

74ALS 4 1,2 4,8 70 20 74ALS 2,5 0,4 2,0 0,8

74F 3 6 18 100 33 74F 2,5 0,5 2,0 0,8

Entradas Desconectadas (Flutuando)

Entradas desconectadas (abertas) em circuitos TTL se comportam como se o nvel lgico 1 fosse aplicado essa entrada. Embora a lgica esteja correta, entradas desconectadas se comportam como captadoras de rudos, fazendo com que o circuito lgico no trabalhe corretamente. A figura seguinte mostra trs maneiras de tratar entradas lgicas no utilizadas: 63

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Encapsulamento de Circuito Integrados Alguns tipos de encapsulamento de CIs.

Circuito TTL em Totem-Pole Dispositivos com sadas em totem-pole tm maior velocidade de chaveamento e gastam menor potncia no circuito. Porm, as sadas totem-pole no podem ser ligadas juntas, pois o fluxo de corrente dentro dos dispositivos podem causar um superaquecimento dos mesmos. Como soluo para esse problema, possvel colocar resistores no ponto de ligao entre os CIs, conforme mostrado na figura abaixo.

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Circuito TTL em Coletor Aberto (Open Colector)

Alguns circuitos TTL so projetados com sadas coletor aberto. Nesta configurao, a sada no transistor T4, que est aberto (desconectado), Para operao adequada, um resistor pull-up externo deve ser conectado. O valor desse resistor usualmente escolhido como 10K . Os dispositivos em coletor aberto apresentam uma velocidade de chaveamento bem menor do que aqueles com sada totem-pole. Em contrapartida, eles podem ter suas sadas conectadas juntas de modo seguro, conforme mostrado na figura. Esta conexo denominado Wired And ou Funo E no Fio.

Simbologia para Portas Lgicas em Coletor Aberto

Circuito TTL Totem-Pole em Tri-State (Terceiro Estado) Esta configurao possui a operao de alta velocidade do arranjo totem-pole, enquanto permite que as sadas sejam conectadas juntas. Permite trs estados de sada possveis: Alto, Baixo e Alta Impedncia (HiZ). Quando um terminal est em Alta Impedncia, como se ele estivesse desconectado do resto do circuito, com uma resistncia de vrios megaohms em relao a terra e Vcc. Os CIs Tri-State tem uma outra entrada que permite selecionar o modo de funcionamento do dispositivo.

11.2. A Famlia Lgica MOS (Metal Oxide Semiconductor)

A maioria dos circuitos digitais MOS (metal oxide semiconductor semicondutor com xido metlico) constituda de transistores de efeito de campo (MOSFET). Eles so menores, consomem pouco e so mais fceis de fabricar.

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Dispositivos MOS podem conter um nmero maior de elementos de circuitos em um nico encapsulamento do que os circuitos integrados bipolares. A grande desvantagem dessa tecnologia sua susceptibilidade a danos provocados por eletricidade esttica.

O MOSFET

Circuitos Digitais com MOSFETs Os circuitos digitais que utilizam MOSFETs podem ser divididos em trs categorias: P-MOS, que utiliza MOSFETs com canal-P; N-MOS, que utiliza MOSFETs com canal-N; e CMOS (MOS Complementar) que utiliza ambos. Os circuitos P-MOS no so mais encontrados.

Inversor N-MOS A figura abaixo mostra um circuito bsico de um INVERSOR N-MOS:

O circuito anterior mostra dois MOSFETs canal-N. O transistor Q1 chamado MOSFET de carga e Q2 chamado de MOSFET de comutao. O transistor Q1 est sempre conduzindo e funciona como se fosse um resistor de carga.

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NAND N-MOS e NOR N-MOS A figura seguinte mostra os circuitos bsicos das portas NAND N-MOS e NOR N-MOS:

Caractersticas da Lgica MOS Se comparadas com famlias lgicas bipolares, as famlias lgicas N-MOS e P-MOS tm velocidade de operao menor, necessitam de menor potncia, tm uma margem de rudo melhor, possuem uma faixa maior para a tenso de alimentao, um fan-out maior e menos espao de rea no chip.

Velocidade de Operao O atraso de propagao tpico de uma porta NAND N-MOS de 50 ns. A resistncia de sada alta no estado ALTO e capacitncias parasitas de entrada contribuem para aumentar esse atraso.

Margem de Rudo Para VDD = 5 V, as margens de rudo para a famlia N-MOS de aproximadamente 1,5 V. A margem de rudo aumenta proporcionalmente para valores maiores de VDD. Fan-Out Devido alta resistncia de entrada do MOSFET, o fan-out da famlia MOS muito alto. O fan-out limitado apenas pelas capacitncias de entrada da porta que, em altas freqncias, pode deteriorar o sinal digital. Mesmo assim, o fan-out chega a 50 para a famlia MOS.

Consumo de Potncia Por usar altas resistncias, os circuitos lgicos MOS consomem pequenas quantidades de potncia.

Complexidade do Processo de Fabricao A famlia lgica MOS possui um processo de fabricao bem mais simples do que a famlia TTL porque utiliza apenas MOSFETs. -

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Sensibilidade Eletricidade Esttica A famlia lgica MOS bastante susceptveis a danos causados por eletricidade esttica. Uma descarga eletrosttica supera a capacidade de isolamento eltrico da camada de xido danificando permanentemente o dispositivo.

Lgica MOS Complementar A famlia lgica MOS Complementar (CMOS) utiliza MOSFETs tanto de canal-P quanto de canal-N. Isso torna o CMOS mais rpido e com menor consumo de potncia em comparao com as outras famlias MOS. Em contrapartida, os circuitos integrados CMOS tm maior grau de complexidade para a fabricao e menor densidade de integrao (ocupam maior rea de chip).

Inversor CMOS O circuito bsico do INVERSOR CMOS mostrado na figura abaixo:

Caractersticas da Srie CMOS

Srie 4000/14000 A srie 4000 e a srie 14000 so equivalentes. Os circuitos integrados dessas duas sries tm um consumo muito baixo e podem operar de 3 a 15 V. So muito lentos quando comparados com TTL e possuem corrente de sada muito baixa.

Srie 74C Srie CMOS compatvel pino a pino e funcionalmente equivalente a componentes TTL. Quanto performance, a srie 74C possui quase todas as caractersticas da srie 4000.

74HC/HCT (High Speed CMOS CMOS de Alta Velocidade) Verso aperfeioada da srie 74C. Possui maior velocidade e maior capacidade de corrente. Componentes das sries 74HC e 74HCT so compatveis pino a pino com componentes da srie TTL. A srie 74HC no eletricamente compatvel com TTL.

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74AC/ACT (CMOS Avanado) Esta srie apresenta uma melhoria no que se refere a imunidade a rudo, atraso de propagao e mxima freqncia de clock. No so compatveis pino a pino com TTL.

74AHC (Advanced High-Speed CMOS CMOS Avanado de Alta Velocidade) Esta a mais recente srie utilizada em aplicaes de alta velocidade, baixo consumo e baixa capacidade de acionamento.

Tenso de Alimentao As sries 4000/14000 e 74C podem operar com VDD de 3 a 15 V. As sries 74HC/HCT e 74AC/ACT podem operar com VDD de 2 a 6 V. Nveis de Tenso Lgicos

Parmetro
4000B 74HC 74HCT 74AC 74ACT 74AHC 74AHCT 74 74LS 74AS 74ALS VIH(min) 3,5 3,5 2,0 3,5 2,0 3,85 2,0 2,0 2,0 2,0 2,0 VIL(max) 1,5 1,0 0,8 1,5 0,8 1,65 0,8 0,8 0,8 0,8 0,8 VOH(min) 4,95 4,9 4,9 4,9 4,9 4,4 3,15 2,4 2,7 2,7 2,7 VOL(max) 0,05 0,1 0,1 0,1 0,1 0,44 0,1 0,4 0,5 0,5 0,4 VNH 1,45 1,4 2,9 1,4 2,9 0,55 1,15 0,4 0,7 0,7 0,7 VNL 1,45 0,9 0,7 1,4 0,7 1,21 0,7 0,4 0,3 0,3 0,4

CMOS

TTL

Nveis de tenso (em volts) de entrada/sada com VDD = VCC = +5 V. Dissipao de Potncia Quando o circuito lgico CMOS est esttico (no est comutando), sua dissipao de potncia muito baixa. Para VDD = +5 V, a dissipao tpica de potncia DC de 2,5 nW. Para VDD = +10 V, este valor aumenta para apenas 10 nW.

Dissipao de Potncia Aumenta com a Freqncia A dissipao de potncia em um circuito lgico CMOS aumenta com a freqncia de comutao de sua sada. -

Quando uma sada CMOS comuta de BAIXO para ALTO, uma corrente transiente deve ser fornecida para a capacitncia de carga. Essa capacitncia corresponde a todas as capacitncias parasitas das entradas das portas lgicas que so acionadas por esta sada.

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A figura anterior mostra o efeito da capacitncia de carga no momento da transio da sada de um circuito CMOS. Um outro fator que durante as transies, por um curto perodo de tempo os dois transistores de sada estaro conduzindo juntos. Esse efeito tambm contribui para o aumento da dissipao de potncia.

Velocidade de Comutao Os dispositivos CMOS tm maior velocidade de comutao em relao aos circuitos N-MOS e P-MOS. Isso porque a sada CMOS tm resistncia menor que as sadas N-MOS e P-MOS. Uma porta NAND da srie 4000 ter tipicamente um tpd de 50 ns com VDD = 5 V, e 25 ns com VDD = 10 V. Uma porta NAND da srie 74HC/HCT tem um tpd mdio em torno de 8 ns quando VDD = 5 V. Uma porta NAND 74AC/ACT tem um tpd mdio em torno de 4,7 ns. Uma porta NAND 74AHC tem um tpd mdio em torno de 4,3 ns.

Entradas No-Utilizadas Entrada CMOS nunca devem ficar desconectadas. Elas devem ser conectadas a um nvel lgico ou alguma outra entrada. Uma entrada CMOS no conectada susceptvel a rudo e a eletricidade esttica, que poderiam polarizar os MOSFETs para um estado de conduo, resultando no aumento de dissipao de potncia e em possvel superaquecimento.

Tecnologia de Baixa Tenso O aumento do nmero de componentes dentro dos circuitos integrados acarreta em um aumento de sua potncia consumida e em problemas no material isolante entre os seus componentes internos. Para solucionar estes problemas surgiram os circuitos integrados que utilizam a tecnologia de baixa tenso, ou seja, a tenso menor que os 5 V:

Srie 74LVC (Low-Voltage CMOS CMOS de Baixa Tenso) Utiliza lgica de 3,3 V mas pode aceitar nveis lgicos de 5 V em suas entradas. Srie 74ALVC(Advanced Low-Voltage CMOS CMOS de Baixa Tenso Avanado) Oferece melhor performance e trabalha apenas com lgica de 3,3 V. Srie 74LV (Low-Voltage Baixa Tenso) Utiliza tecnologia CMOS mas opera somente com dispositivos de 3,3 V. Srie 74LVT(Low-Voltage BiCMOS Technology Tecnologia BiCMOS de Baixa Tenso) Oferece as mesmas caractersticas da srie 74LVC (as entradas aceitam nveis lgicos de 5 V) e so eletricamente compatveis com TTL. LVC 2,0 a 3,6 ALVC 2,3 a 3,6 LV 2,7 a 3,6 LVT 2,7 a 3,6 70

Vcc (recomendado)

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tPD (ns) Intervalo para VIH (V) VIL (max) (V) IOH (mA) IOL (mA)

6,5 2,0 a 6,5 0,8 24 24

3 2,0 a 4,6 0,8 12 12

18 2,0 a Vcc + 0,5 0,8 6 6

4 2,0 a 7 0,8 32 64

Interfaceamento de Circuitos Integrados

Quando utilizamos circuitos integrados de diferentes tecnologias quase sempre necessitamos de um circuito de interface. O circuito de interface est conectado entre a sada do circuito acionador e a entrada do circuito de carga. Sua funo condicionar o sinal vindo do acionador e condicion-lo de modo a torn-lo compatvel com os requisitos da carga.

Parmetros
VIH (min) 3,5 V 3,5 V 2,0 V 3,5 V 2,0 V 3,85 V 2,0 V 2,0 V 2,0 V 2,0 V 2,0 V 2,0 V VIL VOH VOL IIH IIL IOH IOL

(max)
1,5 V 1,0 V 0,8 V 1,5 V 0,8 V 1,65 V 0,8 V 0,8 V 0,8 V 0,8 V 0,8 V 0,8 V

(min)
4,95 V 4,9 V 4,9 V 4,9 V 4,9 V 4,4 V 3,15 V 2,4 V 2,7 V 2,7 V 2,7 V 2,5 V

(max)
0,05 V 0,1 V 0,1 V 0,1 V 0,1 V 0,44 V 0,1 V 0,4 V 0,5 V 0,5 V 0,4 V 0,5 V

(max)
1 A 1 A 1 A 1 A 1 A 1 A 1 A 40 A 20 A 20 A 20 A 20 A

(max)
1 A 1 A 1 A 1 A 1 A 1 A 1 A 1,6 mA 0,4 mA 0,5 mA 0,1 mA 0,6 mA

(max)

(max)

CMOS

TTL

4000B 74HC 74HCT 74AC 74ACT 74AHC 74AHCT 74 74LS 74AS 74ALS 74F

0,4 mA 0,4 mA 4 mA 4 mA 4 mA 4 mA 24 mA 24 mA 24 mA 24 mA 8 mA 8 mA 8 mA 8 mA 0,4 mA 16 mA 0,4 mA 8 mA 2 mA 20 mA 0,4 mA 8 mA 1 mA 20 mA

Nveis de tenso e corrente de entrada/sada com VDD = VCC = +5 V. TTL Acionando CMOS

Quando interfaceamos diferentes tipos de circuitos integrados, devemos verificar se o dispositivo acionador pode satisfazer os parmetros de corrente e tenso do dispositivo de carga. No caso de um TTL acionar uma carga CMOS, a corrente de sada TTL capaz de satisfazer o requisito de entrada da entrada CMOS. Com relao tenso, os parmetros VOH(min) de todas as sries TTL so muito baixos quando comparados com VIH(min) das sries 4000B, 74HC, 74AC e 74AHC. A soluo aumentar a tenso VOH(min) do acionador TTL. Isso feito atravs de um resistor de pull-up.

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O resistor de pull-up externo aumenta a tenso de sada para aproximadamente 5 V no estado ALTO.

TTL Acionando CMOS com Tenso de Alimentao Alta Os circuitos integrados TTL no podem operar com tenses maiores do que 5 V. Quando o dispositivo CMOS estiver operando com alimentao maior de 5 V, o resistor de pull-up no poder ser utilizado. A soluo utilizar um buffer coletor aberto (7407) conforme a figura abaixo:

O buffer 7407 usado para interfacear dispositivos TTL que acionam cargas CMOS com alimentao maior do que 5 V.

CMOS Acionando TTL no Estado ALTO As sadas CMOS podem fornecer tenso suficiente (VOH) para satisfazer os requisitos de uma entrada TTL no estado ALTO (VIH). As sadas CMOS tambm podem fornecer corrente suficiente para satisfazer os requisitos de corrente de entrada (IIH). CMOS Acionando TTL no Estado BAIXO Nesta situao, as sries 74HC e 74HCT podem acionar apenas uma carga TTL. A srie 4000B no consegue acionar nenhuma carga TTL. A soluo utilizar um buffer tristate (74LS125). Este circuito de interface possui corrente de entrada baixa e corrente alta de sada.

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CMOS com Tenso de Alimentao Alta Acionando TTL Neste caso necessrio utilizar um circuito de interface que possa converter uma entrada de alta tenso para uma sada de 5 V. Um buffer (4050B) utilizado para essa interface.

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12. ANEXO B: PINAGEM DE CIRCUITOS INTEGRADOS

7400 - 4 Portas NE / 2 entradas 7404 - 6 Inversores 7408 - 4 Portas E / 2 entradas 7411 - 3 Portas E / 3 entradas 7432 - 4 Portas OU / 2 entradas 7442 - Decodificador BCD / Decimal 7473 - 2 Flip Flops JK 7486 - 4 Portas Ou-Exclusivo 7491 - Shift Register 8 bits 74150 - Multiplexador 74160 - Contador por Dcada 74195 - Shift Register 4 bits 74373 - 8 Flip Flops D

7402 - 4 Portas NOU / 2 entradas 7407 - 6 Buffers CA 7410 - 3 Portas NE / 3 entradas 7414 - 6 Inversores Schmitt 7440 - 2 Buffers NE / 4 entradas 7447 - Decodificador BCD / 7 segmentos 7476 - 2 Flip Flops JK 7490 - Contador por Dcada 74125 - 4 Buffers 74154 - Demultiplexador 74191 - Contador Up/Down 74266 - 4 Portas E-Coincidncia

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13. BIBLIOGRAFIA

Sistemas Digitais - Princpios e Aplicaes Autores: Tocci e Widmer Editora LTC / 7 Edio

Sistemas Digitais - Uma Abordagem Integrada Autor: John P. Uyemura Editora Thomson

Elementos de Eletrnica Digital Autor: Capuano e Idoeta Editora rica

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