Aula4 (Edson)

O primeiro processador de 64 bits foi o Athlon 64 Todos os processadores at o Athlon so chamados de processadores x86 Esta plataforma apresenta algumas
as limitaes como o pequeno nmero de registradores e o suporte nativo a apenas 4 GB de memria RAM
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Pequenos espaos de memria utilizados pelo processador para armazenar informaes que sero usadas para processar a instruo seguinte. So limitados em tamanho Arquitetura x86 prev o uso de apenas 8 registradores com 32 bits (4 bytes)
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Os processadores de 32 bits endeream at 4 GB de memria por vez Uma nova arquitetura foi criada: processadores de 64 bits
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No so duas vezes mais rpidos que os de 32 bits No processam necessariamente o dobro de informaes com relao aos 32 bits Desempenho melhor em softwares de encriptao e alguns aplicativos cientificos No existe ganho no processamento de pontos flutuantes
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Intel lanou o Itanium destinado a servidores Para os desktops no existiam softwares capazes de se beneficiar da nova plataforma A AMD lanou uma nova plataforma a X86-64 Esta plataforma adicionou suporte a instrues de 64 bits no Athlon Controlador de memria integrado (IMC): fazia parte do chipset e operava a mesma frequencia que ele. Se comunicava atravs do FSB. Este dispositivo foi movido para dentro do processador.
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Clock interno e clock externo

Todo processador tem duas velocidades: Clock interno: Velocidade de execuo de programas Clock externo: Velocidade de acesso memria e outras partes do computador. Exemplo: Pentium 4 de 2,8 GHz Clock interno: 2,8 GHz Clock externo: 800 MHz
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o mesmo que SYSTEM BUS ou FRONT SIDE BUS (FSB) Existem processadores com FSBs de diversas velocidades. Exemplo: Pentium 4: 400 MHz, 533 MHz, 800 MHz Athlon XP: 266 MHz, 333 MHz, 400 MHz Sempron: 333 MHz, 400 MHz Celeron: 400 MHz, 533 MHz Athlon 64: 400 MHz Pentium III: 100 MHz, 133 MHz
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O FSB de placa me deve ser igual ou superior ao FSB do processador.

Placas para Pentium 4, FSB de 400 MHz: Aceitam Pentium 4 com FSB de 400 MHz
Placas para Pentium 4, FSB de 533 MHz: Aceitam Pentium 4 com FSB de 533 ou 400 MHz
Placas para Pentium 4 com FSB de 800 MHz: Aceitam Pentium 4 com FSB de 800, 533 ou 400 MHz Placas para Athlon XP, FSB de 266 MHz: Aceitam Athlon XP com FSB de 266 MHz Placas para Athlon XP, FSB de 333 MHz: Aceitam Athlon XP com FSB de 333 ou 266 MHz Placas para Athlon XP, FSB de 400 MHz: Aceitam Athlon XP com FSB de 400, 333 ou 266 MHz Manuteno de Computadores
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Identificando o FSB do Pentium 4
B) INDICADO NO CHIP Observe a marcao /800 estampada no chip, indicando o FSB de 800 MHz.
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FSB do Athlon XP / Sempron / Duron

A) INDICADO NO CHIP
AXDA3200KV4E
B=200 MHz
C=266 MHz
D=333 MHz
E=400 MHz
Os processadores modernos utilizam um link HyperTransport para sincronizar a operao dos componentes passando a utilizar um clock de referncia de 200 MHz. Apesar disto o termo FSB continua bastante utilizado.
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Todos os processadores da linha Athlon 64 suportam coolnquiet. Ajuste da frequencia de operao do processador de forma dinmica de acordo com o uso. Intel: SpeedStep Aumentam a vida til do equipamento
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Athlon 64 X2: ncleo com duas pastilhas dentro do mesmo encapsulamento Phenom: processador de 4 ncleos em uma s pastilha
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Utilizao de 0.13 micron na fabricao 64 kb de cache L1 e 1 MB de cache L2 SpeedStep: Gerenciamento dinamico do clock, tenso e componentes que no esto em uso,diminuindo o consumo do processador Cache compartilhado.
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Lanado em junho de 2006 Utilizao do recurso Macro-fusion: diversos pares de instruo em comum so combinadas em uma nica instruo 3 decodificadores de instrues simples e 01 de instruo complexa Em metade dos ciclos so decodificadas 05 instrues Pipeline de 14 estgios Utilizao do Advanced Smart Cache: cache unificado onde os dois ncleos compartilham o mesmo bloco de cache L2
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AMD
K10: 04 ncleos , cada um com seu prprio cache L1 de 128 Kbe 512 KB para cache L2 Controlador de memria Cache L3 compartilhado 04 links HyperTransport(01 para o chipset e outros trs para processadores). Melhorias no brach prediction
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Processador de baixo/mdio custo para concorrer com a Intel Phenon X3: Quad core nativo, com defeito de fabricao em um dos ncleos Obs: processadores Quad-core: bons para vdeo e aplicativos cientficos. Para produtividade e jogos so muitas vezes desnecessrios.
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TLB BUG: O TLB tem a funo de cachear endereos de dados disponveis nos caches de memrial. Coforme os dados so modificados e copiados as entradas no TLB so atualizadas. O bug surge quando os dados do cache so modificados enquanto o TLB est modificando a entrada para refletir alterao anterior. Problemas com o Vista: o gerenciamento dos cores esbarrava no gerenciamento que o windows vista fazia balanceando o trabalho entre os core.
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Phenom II x4 9xx 04 ncleos e 6 MB de cache L3 Phenom II X4 8xx- verso de baixo custo com 04 ncleos e apenas 4 MB de cache L3, obtida atravs de chips com defeitos na rea de cache Phenom II X3 7xx- verso com 03 ncleos e 6 MB de cache L3 obtida a partir de chips com defeito em um dos ncleos. Phenom II X2 5xx: verso com apenas dois ncleos com 6 MB de cache L3
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O Core i7 marcou a introduo do Nehalem, baseado em uma arquitetura com muitas modificaes em relao ao Penryn e aos processadores anteriores, incluindo um controlador de memria integrado e a to esperada migrao do FSB para um barramento serial ponto-a-ponto, duas melhorias que foram introduzidas anos antes pela AMD, s quais a Intel vinha resistindo at ento.
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Diferente do Yorkfield, usado nos processadores Core 2 Quad da srie Q9000 (obtido atravs da combinao de dois processadores dual-core, ligados atravs do FSB), o Nehalem um processador quad-core nativo, onde os 4 ncleos compartilham a mesma pastilha de silcio:
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Para acomodar os 4 ncleos, a Intel fez vrias mudanas na arquitetura dos caches. Em vez de um grande cache L2 compartilhado, optaram por utilizar uma arquitetura similar utilizada pela AMD no Phenom, com um pequeno cache L2 (de 256 KB) para cada ncleo e generosos 8 MB de cache L3 compartilhados entre todos. Dentro da arquitetura, o cache L3 assume a posio que no Core 2 Duo era executada pelo cache L2, servindo como um reservatrio comum de dados.
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Um dos fatores que permitem que o Core 2 Duo supere a maioria dos processadores AMD atuais clock por clock o fato de os processadores serem capazes de processar 4 instrues por ciclo (4 issue), contra 3 dos processadores AMD. Naturalmente, existem muitos outros fatores a se considerar (a eficincia dos circuitos de branch prediction, o tamanho e velocidade dos caches e assim por diante), mas as 4 instrues por ciclo oferecem uma vantagem considervel.
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Alm das mudanas nos caches e a adio do controlador de memria, outra mudana a substituio do antigo FSB por um barramento aprimorado, batizado de QuickPath Interconnect, ou QPI
. (video)
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At o 386 os processadores eram soldados ou encaixados em soquetes de presso. O fato mudou a partir do 486, onde apareceram os soquetes zif (zero insertion force)
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Soquete 3 utilizado nos 486 Soquete 4 e 5 utilizados nas placas para processadores Pentium 1 Soquete 7 pentium, MMX, K5, K6 Soquete 8 Pentium pro Slot 1 Pentium II Slot A- AMD primeiras verses do Athlon Soquete 370 miniatura do Slot1 destinado a processadores com cache L2 integrado.
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Soquete A todas as verses do Athlon e do Duron at o Athlon 64 (AMD) Soquete 423 pentium 4 Soquete 478 Pentium 4 Northwood e celeron D Soquete 754: athlon 64 e semprom Soquete 939: athlon 64 FX Soquete AM2 : Athlon 64 com core orleans
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Soquete AM2+ e AM3: suporte ao HyperTransport da AMD e suporte a memria DDR3 Soquete LGA 775 Processadores Intel para padro LGA,onde os pinos foram substituidos do processador para o soquete. Soquete LGA-1366 uso de controladores de memria integrados. Utilizao no core i7 Soquete LGA 1156 verso desktop do LGA 1366, uso de controlador PCI express e fim da ponte norte do chipset movida para dentro do processador.
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Processador para notebooks Verso aprimorada do Pentium III Tambm chamado de centrino Baseado na arquitetura P6 Pipeline: no divulgado pela Intel Utilizao de arquitetura hibidra Risc-Cisc
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Utiliza microinstrues hibridas (duas instrues dentro de uma s Tecnologia Enhacend SpeedStep - chaveia entre duas frequencias de operao, baixa frequencia e alta frequencia.
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Criada com o conceito de multiplos ncles O pentium D verso de dois ncleos do Pentium 4 Cada ncleo possui seu prprio cache L2 Problemas na utilizao de cada cache. Arquitetura core: cache 2 compartilhado, pr busca compartilhado entre os ncleos.
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Fuso de instrues Ex: ..... Load eax, [mem1] Cmp eax [meam2] Jne targe Nova instruo Load eax, [mem1] Cmp eax [meam2]+jne target
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Unidade de ponto flutuante e uma ALU extras em comparao ao Pentium M Pode processar trs instrues inteiras por pulso de clock
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Baseada em Intel Core De dois a oito ncleos Controlador de memria DDR3 integrado com 3 canais de memria Caches L2 individuais de 256 kb para cada ncleo Cache de memria L3 de 8 mb Tecnologia Hyper-theading Modo turbo (overclock automtico) Dois TLB Novo soquete com 1.366 pinos
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Controlador de memria integrado (dois barramentos um de memria para conectar o processador a memria e um de entrada e sada para conectar o processador ao mundo externo). Capaz de acessar trs mdulos de memria ao mesmo tempo.
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Nova arquitetura intel A ponte norte (controlador de memria, vdeo e PCI Express) est integrada no mesmo chip do processador. No Nehalem a ponte norte est localizada no mesmo encapsulamento mas em pastilha separada. Novo cache de microinstrues decodificadas (Cacho L0) Cache L1 e L2 por ncleo Cache L2 chamado de intermedirio Cache L3 compartilhado Controlador de vdeo aprimorado
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Controlador de Memria DDR3 de dois canais, suportando memria at DDR3-1333 Novo soquete com 1155 pinos Adio de um cache L0 capaz de armazenar 1.536 microinstrues para atender instrues de loop
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O FSB de placa me deve ser igual ou superior ao FSB do processador.

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