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Captulo 11

Anlisis y Diseo de mquinas secuenciales sincrnicas

11.1. Anlisis
Dado el esquemtico de una red secuencial sincrnica se desea obtener el diagrama de estados; y a partir de ste, inferir el funcionamiento de la mquina. Este procedimiento se suele llamar reingeniera. A continuacin se resume el funcionamiento de una mquina secuencial; en el esquemtico de la Figura 11.1, los elementos de memoria pueden ser flip-flops Ds o JKs.
Reset

x(k)

P1

z(k)

P2 Q y(k)

y(k+1) Clk

Figura 11.1. Esquema de mquina secuencial. El estado actual y (k ) es sostenido en las salidas Q(k ) de los flip-flops, durante el intervalo de tiempo k. En este intervalo, se generan z (k ) e y (k 1) a partir de y (k ) y x(k ) , en la red combinacional. El prximo estado, y (k 1) , se lleva a las entradas de los flip-flops, de tal manera que en el instante (k +1) las salidas de los flip-flops, almacenaran los valores y (k 1) . Para esto es indispensable que las entradas a los flip-flops sean estables en el momento de aplicar el canto del reloj que efectuar la conmutacin, o cambio de estado, que implica pasar del intervalo k al intervalo (k+1). Para n entradas, m estados y p salidas se tienen, los vectores booleanos:
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x ( x0 , x1 ,..., xn ) y ( y0 , y1 ,..., ym ) z ( z0 , z1 ,..., z p )

Programas de los flip-flops. Matrices de programacin. A partir del esquemtico de la red booleana pueden escribirse las funciones de las entradas de los flip-flops en funcin de la entrada y el estado presente, se denominan programas de los flipflops, o ecuaciones de excitacin de stos. En caso de flip-flops JKs, se tienen las ecuaciones:

Ji Ki Di

f i ( y, x) gi ( y, x) f i ( y, x)

En caso de flip-flops Ds, se tienen las ecuaciones:

Las representaciones de estas ecuaciones en un mapa de Karnaugh se denominan: Matrices de Programacin.

11.2. Mtodo de anlisis tabular

El mtodo de anlisis tabular est basado en obtener la matriz de transiciones a partir de las matrices de programacin. En cada casilla, de cada una de las (m+1) matrices de programacin, mediante las tablas caractersticas, se determinan las (m+1) componentes del vector de prximo estado de cada casilla de la matriz de transicin. El siguiente esquema muestra el proceso para obtener la matriz de transiciones:

x y
J 0 0 1 1 K 0 1 0 1 y(k+1) y(k) 0 1 y(k)

x y

Ji, Ki

y(k+1)

Figura 11.2. Esquema anlisis tabular Se muestra slo la matriz de programacin del flip-flop i-simo, que se asume del tipo JK. Para cada par ( J i , Ki ) de la matriz de programacin i-sima, mediante la tabla caracterstica, se encuentra el prximo estado yi (k 1) asociado; componiendo de este modo el vector y(k+1).

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A partir de la tabla de transiciones, resulta sencillo dibujar el diagrama de estados, y a partir de ste determinar el funcionamiento u operacin de la mquina secuencial.

11.3. Mtodo analtico.

Las ecuaciones de los programas de los flip-flops, que se asumen del tipo JK:

Ji Ki

f i ( y, x) gi ( y, x)

Se reemplazan en las ecuaciones caractersticas de los (m+1) flip-flops:

yi (k 1)

J i yi ' Ki ' yi

De esta forma se eliminan las variables J i y K i , quedando las (m+1) ecuaciones:

yi (k 1)

fi ( y(k ), x(k ))

Las que representadas en un mapa de Karnaugh, forman la matriz de transiciones.

11.4. Ejemplo mtodo tabular

Se tiene el siguiente esquemtico:
clk
C C P1 P2

x 1 reset

clk

J Q J C K Q
K P

B
J C K P S Q _ Q

z C

J C K P

S _ Q

Figura 11.3. Ejemplo de mquina secuencial empleando flip-flops JK

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Ntese que se tiene una seal de reset comn para los tres flip-flops. Esto implica que el estado inicial ser el 000. Los cambios ocurren con el canto de subida del reloj. Se asume que la entrada x es una secuencia sincrnica con el mismo reloj (clk) del sistema. Leyendo las ecuaciones de las entradas de los flip-flops, directamente del esquemtico, se obtienen:

JA JB JC

( B ' C B ' x '); K A ( AB ' B ' C ); K B A ' x; K C B x'

B B

Para obtener la matriz de programacin del flip-flop A: Se debe establecer JA y KA para cada combinacin posible del estado presente y la entrada. Se procede en forma anloga para los flip-flops B y C. Este proceso de ilustra en la Figura 11.4, para cada uno de los flip-flops, se obtienen las siguientes matrices de programacin:
x ABC 000 001 011 010 110 111 101 100 0 10 10 01 01 01 01 10 10 1 00 10 01 01 01 01 10 00 x ABC 000 001 011 010 110 111 101 100 0 00 10 01 01 01 01 10 10 1 00 10 01 01 01 01 10 10 x ABC 000 001 011 010 110 111 101 100 0 01 01 01 01 01 01 01 01 1 10 10 11 11 01 01 00 00

J , K A A

J , K B B A A

J , K C C A

Figura 11.4. Matrices de Programacin

Usando la tabla caracterstica del flip-flop JK se logra, la matriz de transiciones, de la Figura 11.5. Adems se ha empleado la ecuacin de salida: z xBC .

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x ABC 000 001 011 010 110 111 101 100 0 100/0 110/0 000/0 000/0 000/0 000/0 110/0 110/0 1 001/0 111/0 000/1 001/0 000/0 000/1 111/0 110/0

A(k+1) B(k+1) C(k+1)/z

Figura 11.5. Matriz de transiciones del Ejemplo 11.4. Para todas las ocurrencias de (J,K) igual a (1,0) en las tablas de la Figura 11.4, se coloca un 1 en la columna correspondiente de la Figura 11.5; se coloca 0 para (J, K) igual a (0,1). Para (J, K) igual a (0,0) en las tablas de la Figura 11.4, se coloca el valor actual de la variable en la columna correspondiente de la Figura 11.5. Para (J, K) igual a (1,1) en las tablas de la Figura 11.4, se coloca el valor complementado de la variable actual en la columna correspondiente de la Figura 11.5. Si colocamos la cifra decimal, equivalente del nombre binario del estado, se logra la matriz de transiciones, empleando nombres simblicos para los estados. Se obtiene la Figura 11.6, izquierda. Y de esta matriz se obtiene el diagrama de estados que se ilustra a la derecha en la Figura 11.6.

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6 3 Estado actual 0 1 3 2 6 7 5 4 x 0 4/0 6/0 0/0 0/0 0/0 0/0 6/0 6/0 1 1/0 7/0 0/1 1/0 0/0 0/1 7/0 6/0 0/0 1/1 0 0/0 4 /0
6 /0

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0/0

1/0 1/0 1 0/0 1/0 1/1 0/0 7 0/0 5

1/0

Estado prximo/z

Figura 11.6. Diagrama de estados ejemplo 11.3 Se observa que los estados 2, 3 y 5 slo pueden ser estados iniciales y no participan de la naturaleza secuencial del resto. Si no se dibujan, resulta la Figura 11.7.
reset 0 0/0 4 /0 6 1/0 /0 0/0 7 1 1/0 0/0 1/1

Figura 11.7. Diagrama de estados reducido. En la Figura 11.7, con estado inicial igual a cero, puede concluirse que el circuito es un reconocedor de secuencia de largo fijo igual a 3. A partir del estado inicial acepta tres valores de la entrada y luego toma una decisin. La mquina analiza grupos de 3 bits de la secuencia de entrada, y si sta es 111, genera un uno en la salida; cero en el resto de los casos.

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11.5. Ejemplos del mtodo analtico.

a) Para la Figura 11.3, se tienen las siguientes ecuaciones:

JA JB JC z

( B ' C B ' x '); K A ( AB ' B ' C ); K B A ' x; K C xBC B x'

B B

Las ecuaciones anteriores representan el esquemtico de la Figura 11.3. Para los flip-flops JK se tienen las siguientes ecuaciones caractersticas:

A(k 1) B(k 1) C (k 1)

JA A KAA JB B JC C KBB KCC

Donde se han reemplazado las salidas Q de los flip-flops, por las variables de estado: A, B y C. Eliminando las variables J y K de los tres flip-flops, reemplazndolas en las ecuaciones caractersticas, se obtienen:

A(k 1) ( B C B x) A BA B (k 1) ( AB BC ) B BB C (k 1) AxC ( B x ) C
Las ecuaciones anteriores permiten obtener directamente la matriz de transicin, para esto basta representarlas en un mapa de Karnaugh: x ABC 0 1

000 001 011 010 110 111 101 100

100/0 110/0 000/0 000/0 000/0 000/0 110/0 110/0

001/0 111/0 000/1 001/0 000/0 000/1 111/0 110/0

A(k+1) B(k+1) C(k+1)/z

Figura 11.8. Matriz de transiciones, empleando mtodo analtico.

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Que resulta ser igual a la obtenida antes, por el mtodo tabular. Luego se contina en forma similar al ejemplo anterior, desarrollado en 11.4. b) Analizar la mquina secuencial descrita por el diagrama de bloques, de la Figura 11.9, y las ecuaciones siguientes: z1 x z2 M.S.S. z3 clk Figura 11.9. Entradas y salidas de mquina secuencial.

J1 J2

xy2 ; xy1 ;

K1 K2

x x

z1 z2 z3

y1 y2 xy1 y2 y1 y2

Las ecuaciones del prximo estado de los flip-flops:

Y1 Y2

J1 y1 K1 y1 J 2 y2 K 2 y2

Reemplazando las ecuaciones de programacin de los flip-flops en las ecuaciones anteriores, resultan:

Y1 Y2

xy2 y1 xy1 y2

xy1 xy2

Que permite escribir la siguiente tabla de transiciones: y1 0 0 1 1 y2 0 1 1 0 x 0 1 00 01 01 10 11 00 10 00 Y1Y2

Figura 11.10. Tabla de transiciones ejemplo 11.5.b Las ecuaciones de las salidas pueden escribirse, empleando el mapa de Karnaugh, de la Figura 11.11:

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Captulo 11. Anlisis y Diseo de mquinas secuenciales sincrnicas x y1 y2 00 01 11 10 0 1 100 100 000 000 001 001 000 010 z1 z2 z3

Figura 11.11. Ecuaciones de salidas. Con la asignacin de estados, de la Figura 11.12, en la que se emplea como nombre lgico el equivalente decimal del nombre fsico o binario, se obtiene el diagrama de estados que se muestra en la Figura 11.13. x Estado 0 1 0 0 1 1 1 2 3 3 0 2 2 0 Est. prximo Figura 11.12. Asignacin de estados simblicos. 0/100 0 1/001 1/010 0/001 3 2 0/000 0/000 1 1/100

1/100

x/z1z2z3

Figura 11.13. Diagrama de estados de Mealy Observando el diagrama, de la Figura 11.13, se obtienen: El estado 3 slo puede ser estado inicial. La salida z3 indica que se est en estado 3. La salida z1 indica que se est en estado 0. Si se parte del estado cero, se cuentan 3 niveles altos de la entrada, y se lo indica en salida z2 mediante un pulso. Notar que debido a que z2 depende de x, se model mediante una mquina de Mealy.

11.6. Frecuencia mxima de operacin del reloj.

Para un flip-flop sincronizado por cantos de bajada:
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Red Combinacional

J K

tp

reloj

tf

Figura 11.14. Definicin de tiempos de propagacin. a) Se puede calcular el retardo de propagacin, a travs de los circuitos combinacionales, por la va ms larga. Es decir, por aquella va de realimentacin que produzca el mayor retardo, est va suele denominarse ruta crtica. Sea este tiempo: tp. b) Desde el canto de bajada del reloj, hasta que la salida de un flip-flop cambie de estado, se tiene el tiempo de propagacin en el flip-flop. Sea este tiempo: tf. c) Se tiene adems el tiempo de setup, tsu, que es aquel durante el cual las entradas de los flipflops no deben cambiar, antes del canto. d) El perodo del reloj puede cambiar debido a que la frecuencia puede experimentar variaciones debidas a cambios de la temperatura. Tambin la seal del reloj en diferentes puntos del circuito puede tener variaciones por el tiempo de propagacin a travs de los cables. Sea el mximo tiempo de variacin tskew. Si tenemos un reloj:

t0

t1

Figura 11.15. Ciclos del reloj Por las condiciones a, b, c y d, se debe cumplir: to + t1 > tf + tp+ tsu+ tskew. Sea tpmin el mnimo tiempo que tardan los cambios de las seales en atravesar la red

combinacional, y tfmin el mnimo tiempo en que cambian las salidas de los flip-flops, despus del canto; entonces debe cumplirse: tpmin + tfmin + tskew > thold
Si puede asegurarse que las entradas no cambian tsu antes del canto y thold despus del canto, el flip-flop funcionar confiablemente. Esta verificacin debe efectuarse para cada uno de los flipflops de la red booleana. Entonces el perodo mnimo del reloj, debe cumplir:

Tmn = tf + tp + tsu+ tskew.

Obtenindose una frecuencia mxima:
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f mx

tf

tp

1 tsu

t skew

Algunos valores tpicos, de la familia TTL: tf =20 ns ; tsu =20 ns ; tp =15 ns que dan frecuencias de operacin menores que 18 [Mhz] sin considerar tskew. Los dispositivos CPLD y FPGA tienen frecuencias de funcionamiento mucho mayores.

11.7. Sntesis o diseo de mquinas secuenciales sincrnicas, a partir del diagrama de estados.
El problema que deseamos resolver es obtener las redes combinacionales que programan los flip-flops de una red secuencial, a partir del diagrama de estados, reducido y con asignacin de estados. De estas ecuaciones puede obtenerse el esquemtico, o el programa verilog para la implementacin fsica.

11.7.1. Procedimiento de sntesis tabular.

A partir de la tabla de transiciones, con la ayuda de la tabla de excitaciones de los flip-flops, se obtienen las (m+1) matrices de control de los flip-flops. Y mediante stas, se determinan los programas de los flip-flops. En el esquema de la Figura 11.16, se muestra la generacin del programa del flip-flop JK i-simo solamente. Esquemticamente: Matriz de control Programas

x(k) y(k)

x
y

y(k+1) Ji, Ki y(k) y(k+1) JK

Ji Ki

f i ( y, x) gi ( y, x)

Figura 11.16. Esquema general de sntesis Si se tienen (n+1) entradas y (m+1) flip-flops, los vectores booleanos de la entrada y el estado quedan representados por:
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x ( x0 , x1 ,..., xn ) y ( y0 , y1 ,..., ym )

En el esquema anterior se ilustra empleando flip-flops de tipo JK, se procede en forma similar si los flip-flops son de otro tipo. Se eliminan las variables de prximo estado, obtenindose las matrices de programacin. Resumen de las tablas de excitaciones para diversos flip-flops. Q(k) Q(k+1) D J K T 0 0 0 0 0 0 1 1 1 1 1 0 0 1 1 1 1 1 0 0 S R 0 1 0 0 1 0

Figura 11.17. Tablas de excitaciones para diferentes flip-flops. Luego, en el Captulo 14, se vern los flip-flops SR, cuyas tablas se indican en las ltimas dos columnas de la Figura 11.17.

11.7.2. Procedimiento de sntesis analtico.

Se escriben las ecuaciones caractersticas de los flip-flops; y se escriben las ecuaciones de prximos estados, a partir de la tabla de transiciones. Por comparacin de coeficientes se determinan las funciones Ji y Ki, si se emplean flip-flops de este tipo. Lo que se efecta es la eliminacin de las variables de prximo estado.

11.8. Ejemplos de sntesis.

Ejemplo 11.8.1. Para el detector de secuencia 110 cada vez que sta se presente, se tiene: 1/0 0/0 START 0/0 reset 0/1 Figura 11.18. Detector de secuencia 110. Estado 0 Estado 1 1/0 1/0

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Captulo 11. Anlisis y Diseo de mquinas secuenciales sincrnicas Con la siguiente asignacin de estados, se obtiene la matriz de transiciones: x 0 1 00/0 01/0 00/0 11/0 00/1 11/0 dd/d dd/d Q1+Q0+/z

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Estado Start Estado 0 Estado 1

Q1 0 0 1

Q0 0 1 1

Q1 0 0 1 1

Q0 0 1 1 0

Figura 11.19. Asignacin de estados y matriz de transiciones. Notar la eleccin de condiciones superfluas para el estado 10, que no se emplea en el diseo. Se escogi el estado de start como el 00, para simplificar el diseo de la seal reset; en este caso basta activar la seal clear asincrnico del flip-flop que se emplee para lograr la funcin reset. La eleccin de condiciones superfluas simplifican las redes combinacionales que efectan los programas de los flip-flops. a) Procedimiento tabular empleando flip-flops Ds: Usando la tabla de transiciones de flip-flops Ds, se logra: x Q1 0 0 1 1 Q0 0 1 1 0 0 1 00 01 00 11 00 11 dd dd D1D0

Figura 11.20. Programas de flip-flops D Con programas: D1 = Q0 x D0 = x Debe notarse que cuando se emplean flip-flops D, los programas de stos pueden obtenerse directamente de la matriz de transiciones, cambiando Q1+ por D1 y Q0+ por D0. b) Mtodo analtico empleando flip-flops Ds: De la matriz de transiciones se tienen: z = Q1 x' Q0+ = x Q1+ = Q0 x De los flip-flops Ds: Q1+ = D1 Q0+ = D0
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14 Comparando coeficientes se logra igual resultado que el anterior. c) Procedimiento tabular empleando flip-flops JKs:

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Empleando flip-flops JK, de la matriz de transiciones de la Figura 11.19, se obtienen: x Q1 0 0 1 1 Q0 0 1 1 0 0 0 0 1 J1K1 0 1 0 1 Q1 0 0 1 1 Q0 0 1 1 0 0 0 1 1 J0K0 1 0 0 x 1

Figura 11.21. Programas de flip-flops JK Leyendo los mapas, considerando las condiciones superfluas, resultan: J1 = Q0 x; K1 = x'; J0 = x; K0 = x' Notar que K1 tambin se podra haber expresado, como: K1 = x' +Q0' agrupando los ceros, o bien: K1 = xQ0 agrupando los unos; sin aprovechar completamente las condiciones superfluas. d) Mtodo analtico empleando flip-flops JKs: De la matriz de transiciones de la Figura 11.19, y aplicando el teorema de expansin, para tener presente a la derecha la variable correspondiente, que figura a la izquierda de cada ecuacin, se logra: z = Q1 x' Q1+ = Q0 x = Q0xQ1' + Q0xQ1 (se expande en Q1) Q0+ = x = xQ0' + xQ0 (se expande en Q0) De los flip-flops JKs, se tienen las siguientes ecuaciones: Q1+ = J1Q1' +K1'Q1 Q0+ = J0Q0' +K0'Q0 Comparando los coeficientes, se obtienen: J1 = Q0 x ; K1 = Q0' + x'; J0 = x; K0 = x' Notar que el mtodo analtico, en este caso, agrega el trmino Q0' que resulta superfluo. Como se puede apreciar en el ejemplo anterior, el procedimiento tabular es capaz de generar expresiones ms reducidas que el procedimiento analtico. Esto se debe a que en este ltimo la reduccin se efecta empleando las ecuaciones caractersticas y no se pueden aprovechar las condiciones superfluas que aparecen en las tablas de excitaciones de los flip-flops JKs. En caso de disear empleando flip-flops JK y si la tabla de transiciones tiene condiciones superfluas, debido a estados no empleados, conviene usar el mtodo tabular.
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Captulo 11. Anlisis y Diseo de mquinas secuenciales sincrnicas

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La matriz de transiciones de la Figura 11.20, puede plantearse como una tabla de verdad, entre las entradas (estado presente y entradas) y las salidas (prximo estado y salidas), segn se muestra en la Figura 11.22. Entradas Salidas Q0 Q1 x Q1+ Q2+ 0 0 0 0 0 0 0 1 0 1 0 1 0 0 0 0 1 1 1 1 1 0 0 d d 1 0 1 d d 1 1 0 1 0 1 1 1 1 1

z 0 0 0 0 d d 1 0

Figura 11.22. Matriz de transiciones. e) Descripcin del diseo en Verilog. Una vez realizado el diseo, pueden describirse las redes combinacionales mediante su estructura de compuertas, empleando el comando assign; y los flip-flops con un proceso activado por los cantos del reloj. Los nombres de los procesos se definen en la Figura 11.1. // detector de secuencia 110 cada vez que sta se presente. module mealy110 (input clk, resetn, x, output z); reg Q1, Q0; wire D1, D0; // Redes combinacionales de prximo estado y de salida. Proceso P1 assign D1 = Q0&x; assign D0 = x; assign z = Q1&(~x); //salida asincrnica // Proceso registro. P2 always @(negedge resetn or posedge clk) if (resetn == 0) begin Q1=0; Q0=0; end else begin Q1<= D1; Q0 <= D0; end endmodule Si se desea eliminar la salida asincrnica z, caracterstica de las mquinas de Mealy, suele registrarse la salida en un flip-flop. Esto agrega un elemento de memoria a la red booleana. // detector de secuencia 110 cada vez que sta se presente. Salida registrada. module mealy110 (input clk, resetn, x, output zs); reg Q1, Q0, zs; wire D1, D0; // Redes combinacionales de prximo estado. P1

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16 assign D1 = Q0&x; assign D0 = x; // Proceso registro. P2. Salida sincronizada. always @(negedge resetn or posedge clk) if (resetn == 0) begin Q1=0; Q0=0; end else begin Q1<= D1; Q0 <= D0; zs<=Q1&(~x); end endmodule

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Figura 11.22a. Salida asincrnica z, y salida sincrnica zs. La Figura 11.22a, muestra la diferencia entre z y zs. Ejemplo 11.8.2. Determinar los programas de los flip-flops JK, para la siguiente matriz de transiciones.

AB x 0 00
0

01
2

11
6

10
4

00
1

00
3

11
7

10
5

11

11

10
A+B+

01

Figura 11.23. Matriz de transiciones ejemplo 11.8.2. Se tienen, de la matriz: A+ = A'x + AB +Ax' = ( x )A' + (B + x') A B+ = A'x + ABx' +B'x = A'xB' + A'xB + ABx' +B'x = (A'x + x) B' + (A'x + Ax')B Se han factorizado las ecuaciones, en trminos de Qi y Qi para cada uno de los flip-flops Qi. De los flip-flops, se tienen: A+ = JaA' +Ka'A B+ = JbB' +Kb'B Comparando coeficientes, de los dos conjuntos de ecuaciones anteriores, resultan: Ja = x ; Ka = (B + x')' = B'x ; Jb = A'x +x = x ; Kb = (A'x +Ax')' = A'x' + Ax
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Captulo 11. Anlisis y Diseo de mquinas secuenciales sincrnicas Ejemplo 11.8.3.

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Disear mquina secuencial, que implemente la siguiente matriz de transiciones, empleando un flip-flop D, para la variable A; y un JK para B.

AB

x
0

00
0

01
2

11
6

10
4

010
1

001
3

101
7

000
5

000

110

111 011

A+ B+ z
Figura 11.24. Matriz de transiciones ejemplo 11.8.3 Es una mquina de Mealy, ya que: z = Ax +B x' (la salida depende de la entrada) Con flip-flop D para el estado A, se obtiene: A+ = Da = AB + Bx (directamente del mapa) Con flip-flop JK para la variable B, se logra: B+ = JbB' +Kb'B ecuacin del flip-flop JK. Del mapa se tiene: B+ = B x + Ax + A'B'x' = B x + ABx + AB'x +A'B'x' = (Ax+A'x') B' +(x + Ax) B B+ = ( A' x) B' + xB Comparando coeficientes, se logra: Jb = A' x Kb = x' Ejemplo 11.8.4. Disear un flip-flop JK empleando compuertas y un flip-flop D. Es preciso especificar el diagrama de estados o la matriz de transiciones de lo que se desea disear; en este caso representaremos al flip-flop JK por su ecuacin caracterstica. De la matriz de transiciones del flip-flop JK se tiene la siguiente ecuacin: Q+ = JQ' + K'Q El programa del flip-flop D, resulta efectuando Q+=D: D = JQ' + K'Q

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J D K

Q'

reloj

Figura 11.25. JK basado en flip-flop D Este diseo se emplea en dispositivos programables que no disponen en las macroceldas de flipflops JKs, pero que generalmente disponen de flip-flops Ds. El diagrama de la Figura 11.26, muestra la implementacin de un JK, mediante un dispositivo lgico programable, que slo tiene flip-flops de tipo D en su estructura interna:

D DQ J K reloj Figura 11.26. Implementacin de JK en CPLD Q.f b

11.9 Resumen y observaciones.

Se analiza una mquina sencilla, mostrando y resumiendo una metodologa de diseo. 11.9.1. Convertidor de cambio de nivel en un pulso. Se desea convertir un canto de subida en un pulso de ancho fijo. Se trata de un detector sincrnico de cantos de subida, que no dependa de cunto tiempo permanezca alta la seal de entrada. La salida genera un pulso simple de ancho igual al perodo del reloj, y que puede alimentar con seguridad a un contador.

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n p

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clk

Figura 11.27. De cantos de subida a pulsos. Consideramos que a la seal n, que resulta de oprimir un botn, se le han suprimido los rebotes, y que adems est sincronizada, es decir el canto de subida se produce despus de que ha transcurrido un tiempo mayor que el thold de los flip-flops. Los rebotes pueden filtrarse con un latch, y la sincronizacin se logra haciendo pasar la seal a travs de uno o dos flip-flops Ds alimentados con el mismo reloj. 11.9.2. Modelo de Moore. Si la salida est asociada al estado, tendremos tres situaciones distinguibles. La primera cuando se espera un canto de subida con salida cero, la segunda cuando llega un canto de subida con salida uno, y la tercera cuando se espera un canto de bajada con salida cero. Si agregamos las condiciones bajo las cuales se cambia de estado, podemos describir que: Mientras la seal de nivel n, est baja, se permanece en el estado ECS, esperando un canto de subida, con salida p=0. Cuando en n se presenta un canto de subida se pasa al estado CS, lleg un canto de subida, con salida p=1. Estando en CS, si la seal n baja a cero, vuelve a esperar otro canto de subida; es decir pasa al estado ECS; pero si la seal permanece en nivel alto, pasa a un tercer estado ECB, en el cual se espera un canto de bajada. Estando en ECB con salida p=0, se permanece en ese estado mientras la seal n est alta, y se pasa a ECS cuando llega un canto de bajada en n. La descripcin anterior puede formalizarse con el siguiente diagrama de estados.
reset n=0 ECS p=0 n=0 n=0 n=1 CS p=1 n=1 ECB p=0 n=1

Figura 11.28. Modelo de Moore, convertidor de cantos. Con la siguiente codificacin binaria de los estados:

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20 Estado ECS CS ECB Q1 0 0 1 Q0 0 1 1

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Figura 11.29. Asignacin de estados. Se logra la siguiente matriz de transiciones: Estado actual Q1 Q0 0 0 0 0 0 1 0 1 1 1 1 1 1 0 1 0 Prximo estado Q1+ Q0+ 0 0 0 1 0 0 1 1 0 0 1 1 x x x x

n 0 1 0 1 0 1 0 1

p 0 0 1 1 0 0 x x

Figura 11.30. Matriz de transiciones. De la cual pueden obtenerse las ecuaciones de la red combinacional: Q1+=nQ0 Q0+=n p=Q1Q0 Empleando flip-flops Ds, se tienen: D1=Q1+, D0=Q0+ Con las cuales resulta el siguiente diseo: D1=nQ0 D0=n p=Q1Q0

reset Q1 n D Q1 D Q0 p

clk

Figura 11.31. Diseo de Moore.

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Captulo 11. Anlisis y Diseo de mquinas secuenciales sincrnicas 11.9.3. Modelo de Mealy.

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Si la salida est asociada a los cambios de entrada podemos conceptualizar dos estados: uno en el que se espera un canto de subida, y el otro cuando se espera el canto de bajada. Estando en ECS: Mientras la entrada est baja, la salida tambin debe estar baja y debe permanecer en ECS; cuando en la entrada se presenta un canto de subida la salida debe activarse a uno y cambiar al estado ECB. Estando en ECB: Mientras la entrada est alta, la salida tambin debe estar baja y permanecer en ECB; cuando en la entrada se presenta un canto de bajada la salida debe permanecer baja y cambiar al estado ECB. Una descripcin formal, de lo anterior se muestra en el siguiente diagrama de estados:
reset n=0/p=0 ECS n=1/p=1 ECB n=1/p=0

n=0/p=0

Figura 11.32. Diagrama de estados de Mealy. Si denominamos con 0 al estado ECS y con 1 al estado ECB, se obtiene:

Q 0 0 1 1

n 0 1 0 1

Q+ 0 1 0 1

p 0 1 0 0

Figura 11.33. Matriz de transiciones de Mealy. De la matriz de transiciones, se obtiene: Q+=n, p=Qn Empleando un flip-flop D, se tiene: D= Q+

Con lo cual se obtiene el siguiente diseo: D=n, p=Qn

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reset Q n D Q clk p

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Figura 11.34. Diseo de Mealy. 11.9.4. Anlisis de transiciones. a) Estado inicial. Reset. En el diseo de la Figura 11.31, se lleva al estado inicial, mediante un pulso asincrnico de reset, el cual se aplica a ambos flip-flops, ya que el estado inicial es Q1=0 y Q0=0. En un circuito fsico, cuando se aplica un canto de bajada a la seal reset, las salidas de los flop-flops van a cero, llevando la mquina al estado inicial.
reset clk Q0 Q1 p n

tr

Figura 11.35. Activacin de seal reset. La salida, en el caso de Moore, tomar el valor correspondiente al estado inicial. Las entradas son ignoradas hasta el primer canto del reloj, luego que se levante la seal de reset, lo cual se indica con el instante tr, en la Figura 11.35. Se ilustra con una discontinuidad el tiempo que dura la seal reset en nivel bajo, mostrando que esta situacin puede durar varios perodos del reloj. En el instante tr, se muestrean las entradas y de acuerdo a stas se producen los cambios de estado. En la Figura 11.35 se asumi un nivel bajo de la entrada n, de este modo la mquina permanece en estado inicial, esperando un canto de subida. En un modelo de Mealy, la situacin es similar para los estados de los flip-flops, pero la salida depender de la entrada, mientras la seal de reset est baja. En caso de seales sincrnicas, la situacin es similar, salvo que los cambios en los flip-flops se producen en el siguiente pulso del reloj despus de la activacin del reset.

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En simulacin, deben generarse un pulso de reset, para que los flip-flops y las salidas tomen valores. En caso de no hacerlo, puede que los flip-flops tomen valores desconocidos y no se generen las secuencias que se desea simular. En un circuito fsico, los flip-flops siempre estarn en algn valor, despus de aplicar la polarizacin. b) Modelo de Moore. Para un canto de subida en n, que cumpla con los requerimientos de hold, se tienen: Q0 cambia un tiempo de propagacin de flip-flop, despus del canto de subida del reloj. La salida p, cambia un tiempo de propagacin de una compuerta AND, despus de cambios en Q1 o Q0. El cambio de p se produce en el primer canto del reloj en el cual se tenga la entrada n en alto.
n clk Q0 Q1 p

Figura 11.36. Transiciones modelo de Moore. c) Modelo de Mealy. En el modelo de Mealy, la salida cambia cuando cambia la entrada, y suele producirse un ciclo antes que en el modelo de Moore. El cambio de estado se produce, un tiempo de propagacin de flip-flop, despus del canto de subida del reloj.
n clk Q p

Figura 11.37. Transiciones modelo de Mealy. En el modelo de Mealy suelen requerirse menos flip-flops, y genera la salida un tiempo antes que en modelo de Moore. Sin embargo la salida no es sincrnica con el reloj. d) Modelo de Mealy, con salida registrada. Para resolver esta dificultad suele sincronizarse la salida de la mquina de Mealy, registrando la salida en un flip-flop adicional.

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reset ps Q n D Q clk p D Q Q

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Figura 11.38. Diseo Mealy con salida sincrnica. Lo cual retrasa la activacin de la salida ps, pero la deja sincrnica.
n clk Q p ps

Figura 11.39. Transiciones Mealy con salida sincrnica. e) Modelo de Moore, con salida registrada. En la Figura 11.31, la salida p es generada a travs de un circuito combinacional, que es alimentado por las salidas de los flip-flops. Debido a que los tiempos de propagacin desde el canto hasta la salida de los flip-flops pueden tener pequeas variaciones, el diseo presentar glitches o perturbaciones, debido a las carreras de las entradas al circuito combinacional. Se denomina glitch (del alemn glitschen, con el significado de deslizar) a un pulso de corta duracin, que generalmente es el resultado de una falla en el diseo. Tambin se denominan spikes (del ingls, punta delgada), pero este trmino es ms adecuado a la generacin de pequeos pulsos no deseados, debidos a interferencias. La salida puede generarse con las condiciones del estado prximo, y empleando un flip-flop para sincronizar la salida. Antes tenamos: Q1+=nQ0 Q0+=n p=Q1Q0 Entonces se genera p+ segn: p+=(Q1+)(Q0+) = (nQ0)n = (n+Q0)n= nQ0 El diseo se representa en la Figura 11.40.

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reset ps Q1 n D Q1 D Q0 Q0 p+ Q D Q

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clk

Figura 11.40. Modelo de Moore. Salida registrada. La salida ps, se produce en los mismos tiempos que en el modelo de Moore de la Figura 11.31, pero se requiere un flip-flop adicional. Debe notarse que ps ser sincrnica y no tendr perturbaciones. En la Figura 11.41, se muestran las seales p+ y ps. Se ha dejado la seal p, del diseo anterior, para comparar los casos.
n clk Q0 Q1 p p+ ps

Figura 11.41. Formas de ondas modelo de Moore. Salida registrada.

Problemas resueltos.
Problema 11.1. Generar la seal s0 a partir de la seal CLK. a) Determinar la matriz de transiciones. b) Determinar las ecuaciones minimizadas de prximo estado. c) Determinar los programas de los flip-flops, asumiendo que Q0 y Q1 son de tipo D, y que Q2 y Q3 son de tipo JK. d) Determinar la ecuacin minimizada de la salida s0.

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CLK Q0 Q1 Q2 Q3 s0
Perodo

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Figura P11.1. Formas de ondas Problema 11.1 Solucin. a) Las seales Q3, Q2, Q1 y Q0 corresponden a un contador mdulo 11. Con Q3 el bit ms significativo.

Q1Q0

Q3Q2 00

01

11

10

0 4 12 8 00 0001 0101 dddd 1001 1

01 0010 11 0100 10 0011

3

0110

13 9 dddd 1010 15 11 dddd dddd 10 0000

1000

6 14 0111 dddd

Q3+ Q2+ Q1+ Q0+

Figura P11.2. Matriz de transiciones Problema 11.1. b) Q3+ = (Q2 Q1 Q0) + (Q3 Q1) Q2+ = (Q2 Q1 Q0) + (Q2 Q1) + (Q2 Q0) Q1+ = (Q3 Q1 Q0) + (Q1 Q0) Q0+ = (Q1Q0) + (Q3Q0) Se han agrupado considerando las condiciones superfluas. Arreglando las ecuaciones de prximo estado se obtiene para cada tipo de flip-flop: c) Q3 + = (Q2 Q1 Q0) + (Q3 Q1) = Q3(Q2Q1Q0 + Q1) + Q3Q2Q1Q0 Q3+ = Q3 J3 + Q3 K3 Comparando coeficientes, se obtiene: J3 = Q2Q1Q0 K3 = (Q2Q1Q0 + Q1) = Q1 (Q2 +Q1 +Q0) = Q1Q2 +Q1Q0
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Captulo 11. Anlisis y Diseo de mquinas secuenciales sincrnicas Q2+ = (Q1 Q2Q0) + (Q1 Q2) + (Q2 Q0) = Q2(Q1Q0) +Q2(Q1 +Q0) Q2+ = Q2 J2 +Q2 K2 Comparando coeficientes, se obtiene: J2 = Q1Q0 K2 = (Q1 +Q0) = Q1Q0 Si el flip-flop 2 hubiese sido de tipo T, se tendra: T2 = Q1Q0 Q1+ = D1 Q0+ = D0 D1 = (Q3 Q1 Q0) + (Q1 Q0) D0 = (Q1Q0) + (Q3Q0)

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d) La salida es alta en los tiempos 2, 8 y 9. Se obtiene el mapa:

Q1Q0

Q3Q2 00 00 01 11 10

01
0 4

11
12

10 1 1 d
8 9

0 0

0
1 3

d
5 7 6

0 0 0

d d d

13 15

11

0 1
2

14

10

s0
Figura P11.3. Mapa de la salida s0, Problema 11.1 Empleando las condiciones superfluas en la minimizacin, se logra: s0 = (Q3Q2Q1Q0) + (Q3 Q1) Problema 11.2. Se tiene el siguiente esquemtico:

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TP1 V3 5V

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CP1 U2A U3A J Q CP _ K Q R S

U4A TP3 U3C

TP2 DS1 Data Seq

CP1

x
U3B J Q CP _ K Q R S

U4B

Reset 0V

Figura P11.4. Esquemtico Problema 11.2. a) b) c) d) Obtener las ecuaciones de entradas de los flip-flops. Obtener la matrices de programacin de cada flip-flop Obtener la matriz de transiciones. Obtener el diagrama de estados. Usar la asignacin: Estado 0 1 2 3 AB 00 01 10 11

e) Qu realiza la mquina secuencial. f) Determinar la secuencia de salida para la siguiente secuencia de entrada: 0100110011100101 con estado inicial A=0 y B=0. Solucin: a) Ecuaciones de entrada de los flip-flops:

JA JB

x x

KA KB

x B x A

Ax B

ABx (Mealy)

b) Matrices de programacin:

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Captulo 11. Anlisis y Diseo de mquinas secuenciales sincrnicas x AB 00 01 11 10 0 1 AB 00 01 11 10 11 00 11 01 11 01 11 00 Ja, Ka x 0 1 00 11 00 11 01 11 01 11 Jb, Kb

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Figura P11.5. Matrices de programacin Problema 11.2. c) Tabla caracterstica y Matriz de transiciones: x J 0 0 1 1 K 0 1 0 1 Q(k+1) AB 00 01 11 10 0 10/0 11/0 00/0 00/1 1 01/0 00/1 00/0 11/0

Q(k )
0 1

Q(k )

A(k+1) B(k+1)/z Figura P11.6. Matriz de transiciones Problema 11.2. Usando las asignaciones de estados, se obtiene: x AB 0 1 3 2 0 2/0 3/0 0/0 0/1 1 1/0 0/1 0/0 3/0

Prximo Estado/z Figura P11.7. Matriz de transiciones Problema 11.2. d) Diagrama de estados:

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0/1 0/0

0 1/0

1/1

/0 1/0

0/0

Figura P11.8. Diagrama de estados Problema 11.2. e) Funcionamiento: Salida z = 1 cuando llegan secuencias: 00 11 a partir de estado inicial. Salida z = 0 cuando llegan las secuencias: 010, 011, 100, 101 a partir del estado inicial. Estando en estado 0, si llegan las secuencias 01 y 10 se descarta el bit siguiente. f) Secuencia de salida: x = 0100110011100101 z = 0000000101000000

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Ejercicios propuestos.
Ejercicio 11.1 Redisear el diagrama de estados de la Figura 11.6 considerando que los estados inalcanzables (2, 3, 5) son superfluos. Realizar el diseo con flip-flops JKs y comparar el costo de las nuevas redes combinacionales. x Estado actual 0 1 0 4/0 1/0 1 6/0 7/0 / / 3 / / 2 6 0/0 0/0 7 0/0 0/1 / / 5 4 6/0 6/0 Estado prximo/z Figura E11.1. Matriz de transiciones Ejercicio 11.1.

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ndice general.
CAPTULO 11 ............................................................................................................................................1 ANLISIS Y DISEO DE MQUINAS SECUENCIALES SINCRNICAS .....................................1 11.1. ANLISIS ..........................................................................................................................................1 Programas de los flip-flops. Matrices de programacin .....................................................................2 11.2. MTODO DE ANLISIS TABULAR.......................................................................................................2 11.3. MTODO ANALTICO.........................................................................................................................3 11.4. EJEMPLO MTODO TABULAR ............................................................................................................3 11.5. EJEMPLOS DEL MTODO ANALTICO. ................................................................................................7 11.6. FRECUENCIA MXIMA DE OPERACIN DEL RELOJ. ............................................................................9 11.7. SNTESIS O DISEO DE MQUINAS SECUENCIALES SINCRNICAS, A PARTIR DEL DIAGRAMA DE ESTADOS. ................................................................................................................................................ 11 11.7.1. PROCEDIMIENTO DE SNTESIS TABULAR. .....................................................................................11 11.7.2. PROCEDIMIENTO DE SNTESIS ANALTICO. ...................................................................................12 11.8. EJEMPLOS DE SNTESIS. ..................................................................................................................12 Ejemplo 11.8.1. ..................................................................................................................................12
a) Procedimiento tabular empleando flip-flops Ds: ........................................................................................ 13 b) Mtodo analtico empleando flip-flops Ds:................................................................................................ 13 c) Procedimiento tabular empleando flip-flops JKs: ...................................................................................... 14 d) Mtodo analtico empleando flip-flops JKs: .............................................................................................. 14 e) Descripcin del diseo en Verilog. ............................................................................................................ 15

Ejemplo 11.8.2. ..................................................................................................................................16 Ejemplo 11.8.3. ..................................................................................................................................17 Ejemplo 11.8.4. ..................................................................................................................................17 11.9 RESUMEN Y OBSERVACIONES. .........................................................................................................18 11.9.1. Convertidor de cambio de nivel en un pulso. .........................................................................18 11.9.2. Modelo de Moore. ..................................................................................................................19 11.9.3. Modelo de Mealy. ...................................................................................................................21 11.9.4. Anlisis de transiciones..........................................................................................................22
a) Estado inicial. Reset. .................................................................................................................................. 22 b) Modelo de Moore. ..................................................................................................................................... 23 c) Modelo de Mealy. ...................................................................................................................................... 23 d) Modelo de Mealy, con salida registrada. ................................................................................................... 23 e) Modelo de Moore, con salida registrada. ................................................................................................... 24

PROBLEMAS RESUELTOS. ........................................................................................................................25 Problema 11.1. ...................................................................................................................................25 Problema 11.2. ...................................................................................................................................27 EJERCICIOS PROPUESTOS. ........................................................................................................................31 Ejercicio 11.1 .....................................................................................................................................31 NDICE GENERAL. ....................................................................................................................................32 NDICE DE FIGURAS .................................................................................................................................33

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ndice de figuras
Figura 11.1. Esquema de mquina secuencial. .............................................................................. 1 Figura 11.2. Esquema anlisis tabular ........................................................................................... 2 Figura 11.3. Ejemplo de mquina secuencial empleando flip-flops JK ........................................ 3 Figura 11.4. Matrices de Programacin ........................................................................................ 4 Figura 11.5. Matriz de transiciones del Ejemplo 11.4. .................................................................. 5 Figura 11.6. Diagrama de estados ejemplo 11.3 ........................................................................... 6 Figura 11.7. Diagrama de estados reducido. ................................................................................. 6 Figura 11.8. Matriz de transiciones, empleando mtodo analtico. ............................................... 7 Figura 11.9. Entradas y salidas de mquina secuencial................................................................. 8 Figura 11.10. Tabla de transiciones ejemplo 11.5.b ...................................................................... 8 Figura 11.11. Ecuaciones de salidas. ............................................................................................. 9 Figura 11.12. Asignacin de estados simblicos........................................................................... 9 Figura 11.13. Diagrama de estados de Mealy ............................................................................... 9 Figura 11.14. Definicin de tiempos de propagacin.................................................................. 10 Figura 11.15. Ciclos del reloj ...................................................................................................... 10 Figura 11.16. Esquema general de sntesis.................................................................................. 11 Figura 11.17. Tablas de excitaciones para diferentes flip-flops. ................................................. 12 Figura 11.18. Detector de secuencia 110..................................................................................... 12 Figura 11.19. Asignacin de estados y matriz de transiciones. ................................................... 13 Figura 11.20. Programas de flip-flops D ..................................................................................... 13 Figura 11.21. Programas de flip-flops JK ................................................................................... 14 Figura 11.22. Matriz de transiciones. .......................................................................................... 15 Figura 11.22a. Salida asincrnica z, y salida sincrnica zs. ........................................................ 16 Figura 11.23. Matriz de transiciones ejemplo 11.8.2. ................................................................. 16 Figura 11.24. Matriz de transiciones ejemplo 11.8.3 .................................................................. 17 Figura 11.25. JK basado en flip-flop D ....................................................................................... 18 Figura 11.26. Implementacin de JK en CPLD .......................................................................... 18 Figura 11.27. De cantos de subida a pulsos................................................................................. 19 Figura 11.28. Modelo de Moore, convertidor de cantos. ............................................................ 19 Figura 11.29. Asignacin de estados. .......................................................................................... 20 Figura 11.30. Matriz de transiciones. .......................................................................................... 20 Figura 11.31. Diseo de Moore. .................................................................................................. 20 Figura 11.32. Diagrama de estados de Mealy. ............................................................................ 21 Figura 11.33. Matriz de transiciones de Mealy. .......................................................................... 21 Figura 11.34. Diseo de Mealy. .................................................................................................. 22 Figura 11.35. Activacin de seal reset....................................................................................... 22 Figura 11.36. Transiciones modelo de Moore. ............................................................................ 23 Figura 11.37. Transiciones modelo de Mealy. ............................................................................ 23 Figura 11.38. Diseo Mealy con salida sincrnica...................................................................... 24 Figura 11.39. Transiciones Mealy con salida sincrnica. ........................................................... 24 Figura 11.40. Modelo de Moore. Salida registrada. .................................................................... 25 Figura 11.41. Formas de ondas modelo de Moore. Salida registrada. ........................................ 25 Figura P11.1. Formas de ondas Problema 11.1 ........................................................................... 26
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Figura P11.2. Matriz de transiciones Problema 11.1. .................................................................. 26 Figura P11.3. Mapa de la salida s0, Problema 11.1 ..................................................................... 27 Figura P11.4. Esquemtico Problema 11.2.................................................................................. 28 Figura P11.5. Matrices de programacin Problema 11.2. ........................................................... 29 Figura P11.6. Matriz de transiciones Problema 11.2. .................................................................. 29 Figura P11.7. Matriz de transiciones Problema 11.2. .................................................................. 29 Figura P11.8. Diagrama de estados Problema 11.2. .................................................................... 30 Figura E11.1. Matriz de transiciones Ejercicio 11.1. .................................................................. 31

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