Lunes, 31 de octubre de 2011

Plan de trabajo Saber cmo inicializar el ENC28J60 Como desarrollar una pg. HTML en una memoria. Al parecer el pic16f877 tiene conectividad SPI entonces trabajare con l. La programacin del pic hay que hacerla en C, hay unas libreras que ayudan a inicializar el enc28j60 que para m son un grupo de instrucciones las cuales ya vienen encapsuladas, bueno eso digo yo; pero cmo saben estas instrucciones que pinche pic estoy usando? Como ponerle una direccin IP y una direccin MAC a la interface. Datos del ENC28J60: Trabaja a 10 Mbps por lo que solo usamos 4 cables del rj45 y los dems los ponemos a tierra. Puerto integrado SPI 2 PINOUT para leds, uno de RX y otro para TX Trabaja con 3.5v Sus inputs toleran hasta 5v. Requiere un reloj de 25 MHz. Nota: todo esto ya lo venden.

Pin 9 (CS) Pin 8 (SCK) Cambio de reloj de sincronizacin Pin 7 (SI) Entrada de datos Pin 6 (so) Salida de datos Pin 4 (INT) Pin de salida de interrupcin Registros del ENC28J60, de control: Se utiliza para controlar y obtener informacin sobre el estado de la interface, todo este mediante la SPI. Las ltimas cinco posiciones de cada banco (1Bh a 1Fh) apuntan a un juego comn de registros: EIE, EIR, ESTAT, ECON1 y ECON2. Estos son los registros ms importantes a la hora de controlar o monitorear la operacin del ENC28J60.

Martes, 01 de noviembre de 2011

Registro de control ECON1: Este registro tiene como cometido controlar las principales funciones del ENC28J60. Habilita la transmisin de datos, selecciona los bancos de registros, controla los DMA, Los canales DMA (Direct Memory Access) son rutas del sistema usados por muchos dispositivos para transferir informacin directamente a la memoria en ambos sentidos.

Bit 7.- Transmitir al restablecer la lgica. 0) Funcionamiento normal 1) Transmitir la lgica despus de un reseteo Bit 6.- Recibir lgica despus de un reseteo 0) Las operaciones normales 1) La lgica de recepcin se lleva a cabo despus de un reseteo Bit 5.- DMA de inicio y bit de estado ocupado 0) Hardware DMA est inactivo 1) DMA operacin de copia o control est en marcha

Bit 4.- DMA CHECKSUM bit de habilitacin 0) DMA hardware copia la memoria de buffer 1) DMA hardware calcula las sumas de comprobacin Bit 3.- Peticin de transmisin de bits 0) La transmisin esta activa 1) La lgica de transmisin est tratando de enviar un paquete Bit 2.- Recibe el bit de habilitacin 0) Todos los paquetes se ignoran 1) Los paquetes que pasaron el filtro se escriben en el buffer de recepcin Bit 1 & 0.- Hacen la eleccin del banco 11) Banco 3 10) Banco 2 01) Banco 1 00) Banco 0 Registro ECON2: Tienen funciones similares al ECON1.

Bit. 7- Incremento automtico 0) No cambia despus de haber accedido al buffer 1) Incrementa automticamente los registros de ERDPT o EWRPT leyendo o escribiendo EDATA Bit 6.- Bit de decremento de paquete 0) Sin cambios 1) Decremento el registro EPKTCNT en uno Bit 5.- Bit de ahorro de energa 0) Funcionamiento normal 1) MAC y PHY estn en modo de ahorro de energa Bit 4.- Reservado Bit 3.- Bit de habilitacin de regulador de voltaje Cuando el bit 5 =1 0) El regulador de tensin interno se encuentra en modo de corriente normal. 1) R.T.I. se encuentra en modo de baja corriente Cuando el bit 5 =0 El bit se ignora, entregando la cantidad de corriente que el dispositivo requiere. Bits 2, 1, 0.- Estn reservados

Lectura Escritura

Prohibido a Escritura

Buffer de Ethernet: Contiene la memoria utilizada para enviar y recibir datos, el tamao total es de 8Kb y est separada en dos zonas y puede ser configurada completamente mediante SPI. Recepcin: Se trata de un buffer circular FIFO, o sea se recicla. Los pares de registros ERXSTH: ERXSTL y ERXNDH: ERXNDL hacen las veces de punteros que definen el tamao y la localizacin del buffer dentro de la memoria. El byte apuntado por ERXST y el byte apuntado por ERXND son sus extremos, y ambas posiciones estn incluidas en el buffer. Al parecer 1fffh significa en decimal 8191 posiciones, las cuales equivalen a 13 unos en binario, por ello necesitamos dos registros para completar el direccionamiento.

TRANSMICION

RECEPCION

El host solamente puede definir el valor de estos punteros cuando la lgica de control se encuentra deshabilitada (ECON1.RXEN.bit2 = 0). No hay problemas en utilizar toda la zona comprendida entre 0000h y 1FFFh como buffer de recepcin. Los registros ERXWRPTH: ERXWRPTL determinan la posicin dentro del buffer en que el hardware escribir el prximo byte que reciba. Este puntero es de solo lectura, y se actualiza automticamente cada vez que se recibe un paquete. Este puntero puede ser til para determinar cunto espacio libre queda en el FIFO. Los registros ERXRDPT definir una ubicacin dentro de la FIFO, donde est prohibido el hardware de recibir a escribir. En funcionamiento normal, el equipo recibir a escribir de datos de hasta, pero sin incluir, la memoria apuntada por ERXRDPT.

El buffer de transmisin Todo el espacio del buffer Ethernet que no se haya definido como buffer de recepcin se comportar como buffer de transmisin. El host debe encargarse de manejar los paquetes que se van a enviar dentro de este espacio de memoria. Los punteros ETXST y ETXND son programados con la direccin -dentro del buffer de transmisin- en que se encuentra el paquete a ser enviado. El hardware no controla si el valor de estos punteros define una posicin vlida dentro del buffer de transmisin, por lo que hay que ser muy cuidadosos para no corromper la integridad de los datos contenidos en el buffer completo. Registros PHY: Una mdulo PHY (Physical Layer, capa fsica) que codifica y decodifica los datos anlogos presentes en el par trenzado. Los registros de este grupo proporcionan el mecanismo de supervisin y control del mdulo PHY. Hay 9 en total, y todos tienen 16 bits de ancho. A diferencia de los registros ETH, MAC y MII, o incluso de los buffers de memoria, estos registros no son accesibles directamente a travs de la interface SPI. Puede accederse a ellos mediante un subgrupo de los registros MAC, que implementan la llamada Media Independen Interface for Management (MIIM o Interface de control independiente del dispositivo). A este subgrupo de registros se los denomina registros MII

Bit 7-2.- No estn implementados Bit 1.- Bit de habilitacin de exploracin de MII 0) No hay una operacin de exploracin de gestin est en curso(MII) 1) PHY registrarse en MIREGADR es continua lectura y los datos se colocan en MIRD Bit 0.- Bit de habilitacin de lectura de MII 0) No hay operacin de lectura de gestin est en marcha 1) PHY registrarse en MIREGADR se lee una vez y los datos se colocan en MIRD

Jueves, 03 de noviembre de 2011

Bits 7-4.- No implementados Bit 3.- Reservado Bit 2.- MII Lea la gestin de datos no vlidos, bit

0) El ciclo de gestin de lectura se ha completado y se ha actualizado MIRD 1) El contenido de MIRD no son vlidos an
Bit 1.- La gestin de una operacin de exploracin 0) No hay una operacin de exploracin en marcha 1) La operacin de exploracin est en curso Bit 0.- Gestin MII ocupado 0) La administracin de MII est inactivo 1) Un registro PHY est leyendo o escribiendo

Leyendo los registros

Cuando el host lee un registro PHY, obtiene 16 bits de datos (MIRDL y MIRDH). Estos son los pasos a seguir para leer uno de estos registros: - Escribir la direccin del registro PHY a leer en el registro MIREGADR - Poner en 1 el bit MICMD.MIIRD.BIT 0. Esto comienza la operacin de lectura y pone en 1 el bit MISTAT.BUSY.BIT 0flag. - Esperar 10.24 us. Confirmar el estado de MISTAT.BUSY.BIT 0flag para tener la certeza del que el ciclo de lectura finaliz (este bit habr vuelto a 0). Hasta que esto no ocurra, el host no podr efectuar operaciones sobre MIISCAN o escribir el registro MIWRH. - Poner a 0 el bit MICMD.MIIRD.BIT 0 - Leer el dato buscado desde los registros MIRDL y MIRDH. El orden en que se leen estos dos bytes no es importante.

Escribiendo en los registros.

Siempre que se escribe en uno de los registros PHY, se escriben 16 bits (MIRDL y MIRDH). Si lo que se quiere es modificar el valor de algn bit en particular, primero debe leerse el registro completo, cambiar ese bit sobre alguna variable, y luego escribir el registro completo. Estos son los pasos a seguir para escribir en uno de estos registros: pag.22

- Escribir la direccin del registro PHY a escribir en el registro MIREGADR, - Escribir los 8 bits de la parte baja del dato a guardar en el registro MIWRL. - Escribir los 8 bits de la parte alta del dato a guardar en el registro MIWRH. Al escribir en este registro, la transaccin de escritura - comienza automticamente. El MISTAT.BUSY tambin se pone en 1. El ciclo de lectura demora 10.24us. Cuando finaliza, MISTAT.BUSY se pone automticamente en 0. Hasta que esto no ocurra, el host no podr efectuar operaciones sobre MIISCAN o escribir el registro MIWRH. Escaneo de registros PHY El MAC puede ser configurado de forma que realice operaciones de lectura de de los registros PHY forma automtica. Esto simplifica bastante el trabajo del host. Para realizar una operacin de este tipo hay que seguir los pasos enumerados a continuacin: - Escribir la direccin del registro PHY a leer en el registro MIREGADR. - Poner en 1 el bit MICMD.MIISCAN. Esto hace que comience la tarea de lectura automtica y que el bit MISTAT.BUSY se ponga en 1. La primera operacin se completa transcurridos 10.24us, y cada lectura siguiente estar disponible cada 10.24us adicionales. Esta tarea se ejecuta hasta que es cancelada por el host. Luego de poner en 1 el bit MICMD.MIISCAN, los registros MIRDL y MIRDH se actualizan automticamente cada 10.24us. No hay forma de saber si los registros han sido o no actualizados, as que hay que tener en cuenta que cuando accedemos a los registros MII mediante el bus SPI, puede ocurrir que estemos leyendo los datos del estado anterior. Cuando se estn efectuando las operaciones de escaneo de registros, el host no debe intentar escribir en MIWRH o comenzar una operacin MIIRD. Las operaciones MIISCAN deben ser canceladas poniendo en 0 el bit MICMC.MIISCAN. Cuando el bit MISTAT.BUSY haya vuelto a 0, las operaciones de lectura normales pueden recomenzar.