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UNIVERSIDADE DO ESTADO DE SANTA CATARINA UDESC CENTRO DE CINCIAS TECNOLGICAS CCT DEPARTAMENTO DE CINCIA DA COMPUTAO DCC ARQUITETURA E ORGANIZAO

ZAO DE COMPUTADORES AOC/ORG

6. Circuitos Lgicos Sequenciais

Moacyr Carlos Possan Junior

Tpicos Introduo Latches Flip-Flops Registradores Contadores Shift Register

Introduo Sadas da lgica sequencial dependem dos valores das entradas atuais e passados possui memria (curto prazo)! Prov uma sequncia para os eventos Usa realimentao (feedback) da sada para a entrada a fim de armazenar informao

Circuitos Sequenciais Algumas definies:


- Estado: toda informao a respeito de um circuito necessria para explicar seu comportamento futuro - Latches e Flip-Flops: elementos de estado que armazenam um bit de estado - Circuitos Sequenciais Sncronos: lgica combinacional seguida por um banco de flip-flops

Circuitos Sequenciais
Nos circuitos combinacionais, as sadas dependem nica e exclusivamente das entradas atuais. Ex: seletor de canais de TV Nos circuitos sequenciais, as sadas dependem tambm da histria passada do circuito. Isso possvel pela capacidade de armazenamento (memria) desse tipo de circuito. Ex: seletor de canais de TV com botes up/down (+/-)

Elementos de Estado O estado de um circuito influencia comportamento futuro Elementos de estado armazenam estados:
- Circuito biestvel - Latch SR - Latch D - Flip-flop D

seu

Circuito Biestvel Bloco construtivo fundamental para outros elementos de estado Duas sadas: Q, Q No possui entradas

Anlise de um Circuito Biestvel Considere os dois casos possveis:


- Q = 0: ento Q = 1 e Q = 0 (consistncia)
1 0 I1 0 Q

I2

- Q = 1: ento Q = 0 e Q = 1 (consistncia)

0 1

I1

I2

O circuito biestvel armazena 1 bit de estado em uma varivel de estado, Q (ou Q) Entretanto, no existem entradas para controlar o estado!
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Latch SR (Set/Reset) Latch SR


R N1 Q

S
- S = 1, R = 0 - S = 0, R = 1 - S = 0, R = 0 - S = 1, R = 1

N2

Considere as quatro possibilidades:

Anlise do Latch SR S = 1, R = 0: ento Q = 1 e Q = 0


R 0 N1 0 1 1 N2 0 Q 1 Q

S = 0, R = 1: ento Q = 0 e Q = 1
R 1 1 0 0 N1 0 Q

N2

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Anlise do Latch SR S = 0, R = 0: ento Q = Qanterior (memria!)

S = 1, R = 1: ento Q = 0 e Q = 0 (estado invlido!)


R 1 N1 Q

N2

Q
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Resumo - Latch SR Latch SR (Set/Reset) armazena um bit de estado (Q) As entradas S e R so usadas para controlar qual valor ser armazenado
- Set: Faz com que a sada seja 1 (S = 1, R = 0 Q = 1) - Reset: Faz com que a sada seja 0 (S = 0, R = 1 Q = 0)

Algo precisa ser feito para evitar o estado invlido (quando S = R = 1)!

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Latch D Duas entradas: CLK, D


- CLK: controla quando a sada muda - D (de Data input): controla para que valor a sada muda

Funo
- Quando CLK = 1, D chega at Q (o latch transparente) - Quando CLK = 0, Q mantm seu valor anterior (o latch opaco) Smbolo Latch D

Evita caso invlido quando Q NOT Q

CLK D Q Q
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Circuito Interno Latch D

CLK

R S

Q Q Q Q

CLK D Q Q

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Flip-Flop D Duas entradas: CLK, D Funo


- O flip-flop obtm uma amostra de D na borda de subida do CLK Quando o CLK sobe de 0 para 1, D chega at Q Caso contrrio, Q mantm seu valor anterior - Ou seja, Q muda somente na borda de subida do CLK

Um flip-flop chamado de dispositivo edge-triggered porque ativado na borda do clock


D

Smbolos Flip-Flop D

Q Q
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Circuito Interno do Flip-Flop D Dois latches (L1 e L2) controlados por clocks complementares Quando CLK = 0:
- L1 transparente - L2 opaco - D chega at N1

Quando CLK = 1:
- L1 opaco - L2 transparente - N1 chega at Q

Portanto, na borda do clock (quando CLK sobe de 0 para 1):


- D chega at Q
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Latch D versus Flip-Flop D Latch D


CLK D Q Q

Flip-Flop D
D Q Q

CLK D Q (latch) Q (flop)

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Enabled Flip-Flops Entradas: CLK, D, EN


- A entrada enable (EN) controla quando um novo dado (D) ser armazenado

Funo
- EN = 1 - D chega at Q na borda do clock - EN = 0 - o flip-flop mantm seu valor anterior

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Resettable Flip-Flops Entradas: CLK, D, Reset Funo:


- Reset = 1 - Q forada para 0 - Reset = 0 - O flip-flop se comporta como um flip-flop D comum

Dois tipos:
- Sncronos: reseta somente na borda do clock - Assncronos: reseta imediatamente quando Reset = 1

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Settable Flip-Flops Entradas: CLK, D, Set Funo:


- Set = 1 - Q setada para 1 - Set = 0 - O flip-flop se comporta como um flip-flop D comum

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Flip-Flop SR Diferente do Latch SR que utiliza nvel lgico, o flip-flop SR se utiliza da borda de subida do clock para obter uma amostra das entradas S e R Assim como o Latch SR, possui um estado invlido

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Flip-Flop JK Operao semelhante do flip-flop SR, porm no possui a condio proibida quando J=K=1 Nessa situao, a sada ser complementada, ou seja, o valor anterior ser invertido

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Contadores Obtidos a partir de flip-flops Incrementam em cada borda do clock Usados para fazer a contagem de nmeros. Por exemplo:
- 000, 001, 010, 011, 100, 101, 110, 111, 000, 001,

A velocidade da sequncia gerada determinada pela frequncia dos pulsos de clock Exemplos de aplicaes:
- Displays de relgios digitais - Contador de programa (PC Program Counter): indica qual a instruo que est sendo executada

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Contadores Os contadores podem ser classificados pelo:


- Tipo de Controle: assncrono e sncrono - Tipo de Contagem: crescente (up) e decrescente (down) - Tipo de Cdigo: hexadecimal, decimal (dcada), e outros

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Contadores Contador assncrono


- Os flip-flops no mudam todos de estado ao mesmo tempo, ou seja, funcionam de maneira assncrona (sem sincronismo), no tendo entradas de clock em comum - A entrada de clock acontece apenas no primeiro flip-flop, sendo as outras derivadas das sadas dos blocos anteriores - Vantagem: economia de circuitos - Desvantagem: limitaes de velocidade

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Contadores Contador sncrono


- Todos os flip-flops recebem o sinal de clock simultaneamente, ou seja, cada flip-flop disparado em sincronismo com o relgio - Vantagem: alta velocidade, no possui atraso de propagao nos flip-flops - Desvantagens: requer bastante circuitos, difcil de projetar

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Contadores Contador de pulso


- Apresenta na sada o cdigo BCD, em seqncia - um circuito divisor de freqncia, ou seja, a freqncia dos pulsos na sada igual a metade da freqncia de entrada no bloco - Ex: Se no bloco entrar uma freqncia de 48Hz, sair uma freqncia de 24Hz que alimentar o prximo bloco, e assim por diante

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Contadores Contador Sequencial de 0 a N


- Basta verificar quais as sadas do contador para o caso seguinte a N, colocar essas sadas em uma porta NAND e sada desta ligarmos as entradas Clear dos flip-flops - Ex: contador de 0 a 510

- O caso seguinte a N=5 ser 6, resultando nas sadas: Q2 = 1, Q1 = 1 e Q0 = 0 (1102), resultando em 0 (zero) nas entradas 28 Clear dos flip-flops

Registradores Obtidos a partir de flip-flops Usados para armazenamento e transferncia de dados


CLK

D0

Q0

CLK D3:0
4 4

D1

Q1

Q 3:0

D2

Q2

D3

Q3
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Registradores Topologias

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Shift Register (Registrador de Deslocamento) Desloca um novo valor a cada borda do clock Descarta um valor a cada borda do clock Conversor serial-paralelo: converte a entrada serial (Sin) em uma sada paralela (Q0:N-1)

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Shift Register (Registrador de Deslocamento) Exemplo:

- A cada pulso de clock, o valor contido nas entradas J e K transferido para a sada. Ao final de 4 pulsos, o valor da entrada, que foi transmitido serialmente, estar armazenado 32 no registrador

Transferncia Paralela de Dados

Aps o pulso Transfer, o contedo do Registrador X enviado s entradas do Registrador Y


- Na transferncia paralela, os dados so transmitidos simultaneamente na ocorrncia de um nico pulso de transferncia
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Transferncia Serial de Dados

Cada bit transmitido a cada pulso de transferncia A transferncia serial mais lenta do que a paralela. Entretanto, requer menor nmero de conexes entre os registradores 34

Shift Register com Carga Paralela Quando Load = 1, age como um registrador normal de N-bits Quando Load = 0, age como um shift register Agora pode agir como um conversor serial-paralelo (Sin a Q0:N-1) ou um conversor paralelo-serial (D0:N-1 aSout)
D0 Load Clk S in D1 D2 DN-1

0 1

0 1

0 1

0 1

S out QN-1
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Q0

Q1

Q2

Computador Organizado em Barramento


W (4): barramento de 4 bits A, B, C, D: registradores (contadores, registradores, memrias, etc.) CLK: clock (sinal de sincronismo) Lx: load (sinal de controle) Ex: enable (sinal de controle) buffer tri-state (terceiro estado) para o controle de enable:

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Computador Organizado em Barramento Ex: Transferncia do registrador A para o registrador C


- Sinal de clock o responsvel pelo sincronismo e sinais de controle so aplicados aos blocos fonte e destino da informao -No perodo (ou estado) Tn: O sinal EA (Enable A) igual a 0 (zero), conectando as sadas do registrador A s vias do barramento O sinal LC (Load C) igual a 0 (zero), permitindo que as entradas do registrador C sejam armazenadas A cpia do contedo do registrador A para o registrador C ocorre somente na borda positiva de Tn

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Circuitos Geradores de Clock A maioria dos sistemas digitais usa um circuito gerador de clock Dependendo da aplicao, a preciso do clock um requisito fundamental Os menos precisos e menos estveis (dependendo da aplicao) utilizam resistores e capacitores Os mais precisos e estveis utilizam cristais de quartzo e com freqncias muito maiores do que os anteriores

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Circuitos Geradores de Clock Oscilador Schmitt-Trigger

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Circuitos Geradores de Clock Temporizador 555 como oscilador

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Circuitos Geradores de Clock Osciladores a cristal de quartzo


- Principal caracterstica: estabilidade e preciso quanto freqncia de oscilao

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Bibliografia
HARRIS, D.; HARRIS, S. Digital Design and Computer Architecture. 1st Ed. Elsevier Inc., 2007. STALLINGS, W. Arquitetura e Organizao de Computadores. 5a Ed. PrenticeHall, 2003. PATTERSON, D. A.; HENNESSY, J. L. Computer Organization and Design. 4th Ed. Elsevier Inc., 2009. TANENBAUM, A. S. Organizao Estruturada de Computadores. 5a Ed. PrenticeHall, 2006. MELO, M. O. Eletrnica Digital. 1a Ed. Editora da Udesc, 2002. http://minerva.ufpel.edu.br/~guntzel Notas de aula do professor Edino Mariano Lopes Fernandes, disponveis no site: http://www.joinville.udesc.br/portal/professores/edino/index.php?pg=materiais
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