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Memoria DRAM barata pero lenta Aade ciclos de espera (wait states) Memoria SRAM ms rpida, consume ms energa Permite acceso en 0 WS En general no es posible utilizar solamente SRAM Solucin: Utilizar principalmente DRAM Incorporar una menor cantidad de SRAM Guarda copias de la memoria principal
PROCESADOR
Control. cach
El programa tiende a utilizar la informacin que se encuentra en posiciones de memoria cercanas o incluso adyacentes.
Primer acceso
Instr. 1
Lectura en DRAM Actualiz. cach Lectura en DRAM Actualiz. cach Lectura en DRAM Actualiz. cach Lectura en DRAM Actualiz. cach Lectura en DRAM Actualiz. cach Lectura en DRAM Actualiz. cach Lectura en DRAM Actualiz. cach Lectura en DRAM Actualiz. cach
Instr. n
...
100
Normalmente R ~ 85-95%
Coherencia de la cach
Acceso a memoria Fallos de consistencia Bsqueda en la cach Multiprocesadores Acceso directo a memoria (DMA) Otros bus master
NO
Lectura en DRAM
Actualizac. de la cach
FIN
SRAM
DIRECCIONES
SRAM
W/R# CE
DATOS
Acceso rpido
Directorio de cach
0 1 2 ... 0 1 2 ...
Direcciones
Datos
Clasificacin de los sistemas de cach Criterio Tipos Look-through (en serie) Look-aside (en paralelo) Arquitectura De 1 nivel De varios niveles nica Separada write-through buffered write-through write-back Vaciado de la cach Vigilancia del bus Forzada por software Totalmente asociativa De correspondencia directa Asociativa de dos vas Asociativa de cuatro vas, etc
Poltica de escritura
Organizacin
PROCESADOR
Ventajas: Acceso simultneo por parte de los bus master. Reduccin en el tiempo de utilizacin del bus. Pueden conseguirse escrituras con 0 WS usando escritura retrasada. Inconvenientes:
Bus Master 1 Bus Master 1
CACH BUFFER
Memoria principal
PROCESADOR
CACH
Inconvenientes: No se reduce la utilizacin del bus. Acceso simultneo a cach y DRAM. Todos los accesos inicial una lectura en DRAM. Tiempo de precarga. No es posible operaciones simultneas de bus master. Memoria principal
CACH
Cach de nivel 2
Memoria principal
Memoria principal
8 Kb 16 Kb 32 Kb 64 Kb 128 Kb
Fetch
Decod
Ejec
Mem
Cach
Sistema de cach nica
direcciones Procesador
datos
Cach de datos
direcciones
datos Procesador
Directorio de la cach
Cach
De correspondencia directa
DRAM dividia en pginas Slo se lee una direccin cada vez
Datos 2 Datos 1
Pgina n Datos 4 Datos 3 Pgina n-1 Pgina 0 Pgina n Datos 3 Datos 2 Datos 4 Pgina n-1 Pgina 0
Directorio de la cach
Cach
Datos 2 Datos 1
Pgina 3
Pgina 0 Pgina 0
Datos 2 Datos 1
Pgina 0
Directorios de la cach
Cach
Pgina 1
Pgina 2 Pgina 0
Datos 4 Datos 3
Pgina 2
Datos 4
Pgina 3
Pgina 4
Pgina n