Conversores D-A e A-D

Selecionando um AD para o um Sistema

Faixa dinmica e Bits de preciso O range dinmico, ou faixa dinmica uma medida de preciso do sistema que normalmente expresso em dB e definido como a razo do mximo sinal da sada e o de erro na sada. Esta medida normalmente usada em aplicaes onde rudo de banda larga pode ser frequentemente um fator limitante do desempenho do sistema como um todo. Com o aumento de processamento de sinais digitais comum expressar a preciso do sistema em termos do nmero de BITs. A mxima faixa dinmica do sistema ser, portanto, igual mxima sada, VO(MAX), dividido pelo erro total, V0ET. Convertendo em decibis, obtem-se:
0 0

= 20 log

db

Eq. 1
3

 Resoluo

Um conversor ideal de N bits tem um total de 2N-1 steps A eq.1 corresponde a uma faixa dinmica de aproximadamente 6N dB. Isto necessita ser compatvel com a razo sinal/rudo e faixa dinmica requerida para o sistema.

Resoluo dos conversores D/A e A/D

Razo de amostragem e Faixa de passagem

A razo de amostragem ou frequncia de amostragem (fs), deve ser no mnimo duas vezes a mxima frequncia do sinal de entrada (aps o filtro anti-aliasing), segundo o teorema de amostragem de Nyquist. Na prtica, fs, deve ser normalmente duas vezes a frequncia na qual o sinal cruza o rudo+erros de fundo do sistema. O tempo de converso (Tcon) do conversor AD ter que ser menor que 1/fs a fim de permitir que o circuito sample-andhold tenha tempo para adquirir o sinal com a preciso desejada.

Linearidade, Ganho e Erro de offset

A funo de transferncia ideal de um converso AD ser afetada pr erros tais como: Offset, erro no ganho, e no linearidade integral e no linearidade diferencial. O erro de Offset e o erro no ganho podem ser corrigidos por ajustes no circuito. A no linearidade integral e a no linearidade diferencial adiciona rudo e distoro ao sistema degradando seu desempenho.

Conversores Digital Analgico (CDA)

Um conversor DA representa um numero limitado de cdigos digitais de entrada pelo nmero correspondente de valores analgico discretos de sada. A funo de transferncia de um CDA uma srie de pontos discretos. Para um CDA, 1 LSB corresponde ao peso de um step entre voltagem analgicas sucessivas, cujo o valor definido pelo mesmo modo como no conversor AD. Um CDA pode ser encarado como um potencimetro controlado digitalmente cuja sada uma frao da voltagem analgica de fundo de escala determinada pelo cdigo digital.

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Fontes de erros estticos

Erros estticos, so aqueles erros que afetam a preciso do conversor quando o converte sinal DC, podem ser completamente descritos pelos quatro termos. Estes termos so erro de Offset, erro de Ganho, No linearidade Integral e No linearidade Diferencial. Cada um pode ser expresso em unidades de LSB, ou em algumas vezes, como percentagem de FSR (fundo de escala). Por exemplo, um erro de LSB para um conversor de 8 bits corresponde a 1 = 2 1 Para conversor de N bits

= 1 2 = 1 2 2 1 = 1 2 255 = FSR 510 Logo: = 1 2 % = 100 510 = 0,2%

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Erro de offset
a diferena entre o ponto de Offset real e o ponto de Offset nominal. Para um conversor AD, o ponto de offset valor no meio do step quando a sada digital zero; Para um conversor DA o valor do step quando a entrada analgica zero. Este erro afeta todos os cdigos pela mesma quantidade e normalmente podem ser compensados por ajustes.

Erro de offset:

a) AD

b) DA

(3bits)

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Erro de ganho
a diferena entre os pontos de ganho real e o ganho nominal na funo de transferncia aps a remoo do erro de offset. Para um conversor AD, o ponto de ganho o valor no meio do step quando a sada digital est no fundo de escala; Para o conversor DA o valor do step na sada analgica quando a entrada digital est no fundo de escala. Este erro representa uma diferena na inclinao da funo de transferncia ideal e a real corresponde, como tal, ao mesmo erro percentual em cada step. Este erro normalmente pode ser minimizado por ajustes.

Erro de ganho:

a) AD

b) DA

14 de 3 bits.

Erro de linearidade diferencial (DNL)

O erro de linearidade diferencial (DNL, Differential Non-Linearity), tambm chamado simplesmente de linearidade diferencial; a diferena entre a largura do step real (para um AD) ou a altura do step (para um CDA) e o valor ideal de 1 LSB. Portanto se a largura ou a altura do step exatamente igual a 1 LSB, ento o erro da linearidade diferencial igual a zero. Se o DNL excede 1 LSB, existe a possibilidade do conversor se tornar no uniforme. Isto significa que a magnitude da sada pode diminuir com o aumento do sinal de entrada. No conversor AD existe tambm a possibilidade da ausncia de cdigos, isto , um ou dos possveis 2N cdigos binrios nunca estejam presente na sada

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a) AD

b) DA Erro de linearidade diferencial

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Erro de linearidade integral (INL)

O erro de linearidade integral (INL, Integral Non-Linearity error), ou erro de linearidade, o desvio dos valores da funo de transferncia real de uma linha reta. Esta linha reta pode ser ou a melhor reta que minimizar este erro ou a reta que liga os pontos extremos da funo, admitindo-se a ausncia de erro de ganho e offset. O segundo mtodo chamado end-point linearity e a definio normalmente usada, desde que este erro pode verificado diretamente. Para um conversor AD os desvios so medidos na transio de um step ao prximo; Para um conversor DA eles so medido em cada step. O nome linearidade integral vem do fato de que a soma do erro da linearidade diferencial do primeiro step at um step particular, determina o valor do erro da linearidade integral nesse step.

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a) ADC

b) DAC

Erro de linearidade integral

18

19

Especificaes de desempenho Conjunto de n bits, b1, b2, b3, ..., bn forma uma palavra de n bits B1 o mais significativo e bn o menos significativo

= 1 21 + 2 22 + 3 23 + + 2 D o valor binrio fracionrio

D=0

1-2-n

20

Conversor D-A
CDA aceita n bits na entrada b1, b2, b3, ..., bn com valor fracionrio de DI e produz uma sada analgica proporcional a DI
b1 b2

DI

CAD ou DAC

vo

io

bn

VREF

0 = = 1 21 + 2 22 + 3 23 + + 2
= 1,2,3 , 0 1 = faixa de escala max.
21

FS=Full scale

= 2 Q= resoluo ou LSB

= 3 = 1 0 2 , = 1 2 = faixa de escala max. 2,5 V, 5,0 V, 10,0 V

22

0 = = 1 21 + 2 22 + 3 23 + + 2 =1mA =

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Especificaes de um CDA
CDA influenciado por: drift, rudo, envelhecimento e outras fontes de erro. Influenciam na converso. Idealmente, 0 = = 1 21 + 2 22 + 3 23 + + 2

Esta eq. chamada de preciso absoluta expressa em 1LSB

VFSV VFSV
Erro de ganho

Erro de off-set
000 111 000

Erro por off-set

111

Erro por ganho

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Tcnicas de Converso D-A

Os conversores D/A so constitudos de:
Circuito de referncia VREF Circuito que atribui pesos binrios ao valor da corrente de referncia Chaves controladas pelos bits da palavra digital de entrada Conversor corrente-tenso

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Usado para reconstruir o sinal depois do processamento digital CDA formado por uma rede de resistores ponderados Ladder, um conjunto de chaves analgicas e um registrador para armazenamento da palavra digital durante o processo de converso Entrada do CDA pode ser srie ou paralela Codificao em BCD , complemento de 2 ou em outro cdigo binrio A sada pode ser por tenso ou corrente simples ou diferencial

Tipos de conversores D-A Por resistores Ponderador; Em escala R-2R; Por escalamento de corrente; Por escalonamento de carga

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Conversores D-A por resistncias ponderadas

O circuito consiste em uma tenso de referncia, N resistores com pesos binrios : R, 2R, 4R, 8R,....., 2N-1R N chaves bidirecionais S1, S2, S3,..., SN e um Amp. Op com Rf = R/2 As chaves so controladas por uma palavra de entrada digital D: = 1 21 + 2 22 + 3 23 + + 2

Conjunto de n bits, b1, b2, b3, ..., bn forma uma palavra de n bits, B1 o mais significativo e bn o menos significativo

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 = 2 0 = 0 0 =

depende das chaves on

1 21 + 2 22 + 3 23 + + 2

CDA 8bits 2R a 256R

SW chaves analgicas -> MOSFET
28 Ajustes de off-set ganho so necessrios

Potentiometric DACs

= 1 +

2 1

Permite uma monotonicidade pelo uso de um arranjo de 2N resistores, dividindo a tenso VREF em 2N tenses idnticas N=3 uma arvores de chaves binrias seleciona os taps correspondentes . Adequado para n<8. fabricao das chaves com tecnologia MOS
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Escadas R-2R

+1

1 = 2

+1

1 = 2

= 1, 2, , 1

Processo de fabricao monoltico, grande estabilidade e preciso Dixido de silcio depositado no semicondutor com corte por laser aumenta a preciso N>12b
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De outra forma, apresentamos:

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Modo Corrente - Escadas R-2R

1 = 2 = 21 = 2 = 2 2 = 2 = 22

0 = 0
=

0 = 1 21 + 2 22 + 3 23 + + 2

0 + 0 = 1 2

0 o complemento de 0

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Modo Tenso - Escadas R-2R

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Implementao do circuito R-2R CDA bipolar

R-2R fornece corrente de polarizao; Prove corrente em tempo < ns reas dos emissores escalonadas assegurando igual tenso VBE Perdas das correntes da base introduz erros
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 Implementao -> aumento da rea ou paralelo de transistores

OBS. As correntes nos ns esto definidas pelas correntes da malha. Desde que a corrente correspondente esto em uma relao de 2:1, as reas dos emissores devero ser escalonadas de acordo com: 1AE, 2AE, 4AE E 8AE para assegura VBE idnticos em todos os transistores.

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Current steering switch Vk>VBIAS1, Q1->off e Q2 -> on Q3 ->off e Q4 -> on O escalonamento da corrente de coletor de Qk para i0 Vk<VBIAS1, Q1->on e Q2 -> off Q3 ->on e Q4 -> off O escalonamento da corrente de coletor de Qk para 0 VBIAS1 1,4V

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Current steering switch

9 =

0 = 0 = 9 = 9 = 2
Pela ao do escalonamento :

= 0 2

A k essima corrente de i0 definida por:

= = = 2 0 2 = 2 0 = 1 21 + 2 22 + 3 23 + 4 24 =
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Converter io em tenso

0 = 0

2 2 () + ()

Cf estabiliza o AO

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Aumento da resoluo do CDA pode ser feita pelo circuito mostrado: Master-Slave de 8 bits DAC 8bits e DAC 10bits da Analog Devices com LSB em em 85ns e tenso at -10V

R<1k
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Current-Driven R-2R
Eliminao do escalonamento de corrente dos transistores por rede R-2R

2 0 =

1 21 + 2 22 + 3 23 + 4 24

Uso de R<1k minimiza efeitos de capacitncia, permitindo V0 ser muito rpida flutuante
40

Segmentao
Os CDA onde h necessidade de preciso: instrumentao, testes de equipamentos, controle de processos, udio, requerem alta resoluo, desempenho e linearidade 12 bits.

41

CDA - Segmentao no modo tenso

AD7846 16bits

= 10 10 = 152

216

42

FEATURES 16-bit monotonicity over temperature 2 LSBs integral linearity error Microprocessor compatible with readback capability Unipolar or bipolar output Multiplying capability Low power (100 mW typical)

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212 = 4096

44

Aplicaes de CAD A rede R-2R utilizam tecnologia CMOS fabricao monoltica As chaves so fabricadas com interruptores CMOS

A CMOS R-2R Ladder Digital-to-Analog Converter and Its Characterization Lei Wang, Yasunori Fukatsu, and Kenzo Watanabe: Research Institute of Electronics, Shizuoka University

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CAD - CMOS

Dependendo da resoluo -> Tempo de estabelecimento de 100ns at 100us DACs -> AD7500
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Multiplicative DAC - MDAC

Possibilita a atenuao e a amplificao

0 = 1 21 + 2 22 + 3 23 + + 2 0 = A=-D programabel de 0 1 2 1 em passos de 2

a)

b)

= 0 ou 0 = 1 o ganho = 1 . 1 1 2 1
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Multiplicative DAC - MDAC

48

Filtro programvel - VS

0 = 2 4 5 0 = 2 1

= 3

2 4 0 = 4 1

0 = 3 1

0 = 2 4 5
programabel de 2 2 4 5

1 2

2 4 5

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Oscilador programvel - onda triangular e quadrada

2 1 0 = 4

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Tcnicas para converso AD

Em um conversores AD e DA as caractersticas mais importantes so: o tempo de converso, a taxa de converso, que indicam quantas vezes o sinal analgico ou digital quantificado ou reconstrudo por segundo, a resoluo N. O tempo de converso o tempo total necessrio desde a obteno do sinal analgico (ou digital) at a sua converso final. O tempo de converso idntico ao inverso da taxa de converso. Muitas tcnicas tem sido desenvolvida para se alcanar altas resolues e em conjunto com altas taxas de amostragem, principalmente, na converso AD.

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Converso A-D baseada em CDA

Alguns tipos de conversores AD

As vrias tcnicas utilizadas dependem das formas de converso:

Paralelo flash Aproximaes sucessivas Tipo Contador Integrador simples e dupla rampa Redistribuio de carga Sigma-Delta Conversor

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Conversor A-D: Tcnica de Aproximao Sucessiva muito utilizada nos conversor A-D comerciais. Utiliza realimentao para relacionar uma tenso analgica de entrada com um cdigo digital correspondente (conforme os N bits de resoluo do conversor).

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Funcionamento: No incio do processo de converso o shift registere o holding register so zerados. Na primeira etapa de converso o MSB do holding register colocado em nvel alto (1 lgico) e os demais mantidos em nvel baixo (0 lgico). Se realiza uma comparao entre o resultado de sada do conversor D/A (VO) e o sinal de entrada (VIN). Se VO < VIN, o nvel 1 mantido para o MSB, se no substitudo por 0. A etapa seguinte repete o mesmo processo para o 2-SB. Isso continua at que todos os N bits tenham sido verificados. A deciso de manter o nvel lgico 1 ou substituir por 0 realizada pelo comparador e pelo registrador de aproximao sucessiva. O controle lgico controla o incio e o fim de cada etapa de aproximao e o resultado destas etapas so retidas no holding register. O sinal de sada vlido apenas quando todo o processo for concludo e isto sinalizado pelo sinal de statusdo controle lgico. Este conversor permite maiores resoluo que o conversor paralelo e os seus pontos crticos so o comparador e o conversor D/A, e, alm de um circuito sample and hold, S/H que deve ser colocado na entrada destes para manter a voltagem entrada amostrada constante em todo processo de converso. O ciclo de converso de (N+2) ciclos de clock.
54

55

AD1674 12bits 100kspa

Conversor AD de 12bits por aproximaes sucessivas -> 6us

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Conversor AD por Redistribuio de Carga

Esta tcnica particularmente adequada para implementao em tecnolgica CMOS.

Utiliza um conjunto de capacitores com peso binrio, um comparador de tenso, chaves analgicas e o controle lgico. O funcionamento envolve 03 etapas: amostragem, reteno e a redistribuio de cargas.

57

O capacitor CT a capacitncia total e igual a 2C.

Etapa de Amostragem

Na etapa de amostragem, a chave SW0 fechada, conectando a terra e fazendo vo igual a zero.
A chave SWi conecta a entrada analgica e as chaves SW1 a SW n+1 , fazem que a tenso de entrada vI aparece armazenada na capacitncia total equivalente 2C, resultando numa carga armazenada de valor igual a 2C vI. Por tanto, durante este etapa uma amostra de vI e uma quantidade proporcional de carga armazenada no arranjo dos capacitores.

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Etapa de Amostragem

SW0 fechada, conectando a terra SWi conectada vI, SW1 a SW n+1 tambm conectadas vI. Carga armazenada 2CvI
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Etapa de reteno Durante a etapa de reteno, a chave SW0 aberta e as chaves SW1 a SW n+1 so ligada para o lado do terra. Assim, os terminais superiores dos capacitores do arranjo ficam ligados ao comparador que tem alta impedncia de entrada. Como no h caminho para descarga, a carga dos capacitores permanecem constante com o valor de 2CvA. A tenso nos terminais superiores dos capacitores ser de -vA. Observe que durante a fase de reteno a chave SWi est conectada a VREF, desta forma, preparando-se para a fase da redistribuio de carga.

60

Etapa de reteno

SW0 aberta SW1 a SW n+1 so ligada ao terra. Carga armazenada continua -> 2CvA SWi est conectada a VREF (preparando para a fase seguinte)

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Etapa de redistribuio Na etapa de redistribuio de carga, a chave SWi est ligada a VREF. Desta forma a chave SW1 conectada a VREF. O circuito est constitudo por VREF, um capacitor C e uma capacitncia total para o terra de valor C. Este divisor capacitivo faz com que um incremento de valor VREF/2 aparea nos terminais superiores do arranjo dos capacitores. Teremos uma tenso resultante de (VREF /2 vI ) na entrada do comparador.

Se vI for maior que VREF/2, a tenso nos terminais superiores do arranjo de capacitores permanece negativa, assim, a sada do comparador continuar em nvel baixo indicando para o circuito de controle que SW1 deve continuar em sua nova posio. Se, vI for menor que VREF/2 ento a tenso nos terminais superiores do arranjo de capacitores se tornar positiva fazendo com que a sada do comparador v para o nvel alto indicando ao circuito de controle para que a chave SW1 volte para a sua posio de terra.

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Etapa de redistribuio

SW0 continua aberta SW1 a SW n+1 continuam ligadas ao terra Carga armazenada continua = 2CvI SW1 conectada VREF, v0 negativo ou positivo? Se v0 negativo SW1 fica na posio VREF (MSB=1) Se v0 positivo SW1 volta na posio GND (MSB=0) SW2 conectada VREF . v0 negativo ou positivo?....... .....

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Uma vez que o posio da chave SW1 est definida, por tanto, o bit MSB, a prxima etapa a definio do 2-SB numa maneira semelhante ao conversor A/D tipo aproximao sucessiva. Note que a tenso no terminal do arranjo de capacitores superior igual a (vO VREF/2). Essa etapa comea em conectar a chave SW2 em VREF, o que faz uma tenso incremental de valor igual a VREF/4 aparecer uma nos terminais superiores dos capacitores. Se a tenso resultante for negativa a sada do comparador est no nvel baixo indicando ao circuito de controle que, SW2 deve ser ficar em sua nova posio; caso contrrio, SW2 volta para a sua posio de terra. E assim, est definido o 2-SB. O processo continuar at que todas as chaves de SW2 at SWn+1 tenham sido operadas. Note que durante toda a etapa de redistribuio de carga, a tenso nos terminais superiores dos capacitores diminuir incrementalmente at zero menos o erro de quantizao. A posio das chaves na concluso dessa fase fornece a palavra digital de sada. A preciso desse mtodo de converso A/D independente do valor das capacitncias parasitas entre os terminais inferiores dos capacitores e o terra. Este mtodo apresenta razovel preciso em conversores com resolues entre 10 e 12 bits e podem ser facilmente implementados.
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Conversor A/D por Redistribuio de carga de alta resoluo

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Conversor AD Paralelo ou flash O conversor AD paralelo, conhecido como flash ou simultneo. Utiliza um conjunto de resistores para criar 2 1 nveis de referencia separadas cada uma por um LSB; Utiliza um conjunto de 2 1 comparadores letched de alta velocidade o qual compra cada nvel com VI ;

VI

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Conversor A-D Flash

A tenso de entrada analgica VI comparada s tenses fixas de referncias para cada nvel do cdigo digital, Para uma resoluo de N bits so necessrios (2N 1)=7 comparadores e igual quantidade de nveis de referncia. A grande vantagem deste conversor a alta rapidez na converso, -> o sinal analgico de entrada comparado diretamente e simultaneamente com cada nvel de voltagem de referncia em comparadores distintos; Utilizados em vdeo, sinais de processamento de radar onde h necessidade de Msps.
Conversor A-D paralelo de 3 bits
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Nas sadas dos comparadores, teremos o chamado cdigo Termmetro ou bar graph.

A converso A-D pode ser realizada em apenas um ciclo de clock, na prtica utiliza dois ciclos de clock, um para amostrar o sinal, comparar e reter o sinal e outro para completar a operao de codificao. Este tempo chamado de latncia. A desvantagem dos conversores A-D flash o aumento do nmero de comparadores de latch e complexidade do codificador. Com o aumento da resoluo demanda um grande numero de componentes, com isto, um aumento na rea de silcio e consumo de potncia. Conversor de 10 bits utilizam 1023 comparadores e latchs. O consumo pode chegar a 3W, e uma capacitncia de entrada da ordem de 300 pF. O conversor A-D paralelo o mais rpidos dentre todos os tipos de conversores.
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Conversor AD tipo Contador Este tipo de conversor, tambm chamado de conversor staircase
A sada de um contador binrio de N bits (paralelo) alimenta um conversor D-A , cuja sada incrementada . A sada do CDA e o sinal analgico so comparados para ser digitalizados. No comparador, quando os dois sinais ficarem iguais, a sada ir parar a contagem cujo valor nesse instante colocado na sada do conversor A-D e corresponde ao valor digital equivalente ao nvel de tenso do sinal analgico. O ciclo se repete novamente. Esse tipo de conversor considerado lento porque a cada ciclo de converso a contagem deve ser repetida at alcanar o valor digital equivalente ao sinal de entrada, o que pode demorar vrios ciclos de clock.

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Conversor AD tipo integrador Apresenta varias variaes em sua forma de implementao. O princpio bsico integrar a tenso de entrada analgica ou uma referncia de tenso, ou ambas. O resultado obtido utilizado para controle do nmero de ciclos de clock na entrada de um contador binrio para obter uma sada digital que represente a tenso analgica de entrada. So chamados de conversores indiretos ou por modulao de largura de pulso (PWM). Normalmente esse tipos de conversores no so rpidos, mas, permitem uma alta resoluo a um baixo custo e boa rejeio a interferncias ou rudo. A converso, de um modo geral, necessita de vrios ciclos de clock.
70

 O contador e o integrador so resetado, e a sada do comparador vai para um nvel baixo, habilitando os pulsos de clock na entrada do contador. Aps a liberao do pino de reset o integrador produz na sua sada uma tenso igual: = cresce linearmente com o tempo e o contador incrementado e quando se iguala tenso (VIN) o comparador muda para o nvel baixo e a contador ir parar de contar, fornecendo para o latch de sada o sinal digitalizado. @= = = = 1

O nmero de pulso acumulado no contador igual sada digital: = A sada digital proporcional a VIN Desvantagens: dependncia com a constante de tempo de integrador (RC) e o tenso de offset do comparador.
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Conversor A-D dupla rampa

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Conversor A-D dupla rampa -> esquema simplificado

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Conversor A-D dupla rampa No processo de converso existem duas etapas: Na etapa 1 a chave S liga o integrador na tenso de entrada, -VIN, e o integrador fornece na sua sada um sinal que cresce linearmente com o tempo e tem uma inclinao varivel que depende do valor da tenso de entrada e da constante de tempo RC. Nesta fase o intervalo de tempo de integrao fixo e igual ao mximo valor que depende do clock e do numero de bit do contador e consequentemente do conversor. Este tempo dado por: 1 = 2 1 = 2 1 = = 1 1 (T1)

74

Conversor A-D dupla rampa Na etapa 2 a chave S agora conecta uma tenso de referncia, VREF, na entrada do integrador que fornece na sua sada um sinal que decresce com uma inclinao constante at atingir um valor de tenso igual a zero. O tempo nessa segunda fase (T2) pode ser calculado por: = 1 2 = 0 1 1 1 2 = 0 2 = 1 = 2 1

(T2)

O tempo medido depende do contador e no da constante de tempo RC do integrador. A tenso de offset no produz nenhum erro nesse conversor. 75

OK!! :-)

76

77

Partes de um CAD:

Amostrador realiza a amostragem do sinal em tempo discreto; Quantificador aproxima o valor de tenso amostrado a um dos 2N nveis possveis, por arredondamento e truncamento; Codificao converte o valor amostrado num cdigo especfico; Interface realiza a converso srie/paralelo e/ou latching.

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Condicionamento do sinal amostragem

Tipos de amostragem a) Amostragem impulsional (terico no realizvel) b) Amostragem natural (terico interruptor ideal) c) Amostragem com reteno de ordem zero (amostragem e reteno ideal amostragem instantnea impossvel) d) Track/hold amostragem e reteno real (resultado amostrado e retido em memria)

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Condicionamento do sinal - amostragem

O S/H um dispositivo que amostra sinais analgicos. fundamental em toda a cadeia de converso podendo limitar a preciso e largura de banda.

80

Condicionamento do sinal - amostragem

Desempenho e caractersticas temporais Overshoot, Settling-time e slew-rate: Elementos amplificadores do S/H Inpulso de clock: Devido s cargas de canal e capacitancias de sobreposio na porta dos MOSFETs que compem os comutadores. Decaimento: Causado por correntes de fugas e impedncia off dos comutadores Tempo de Abertura: Tempo necessrio a desligar o capacitor do sinal que memoriza. Este tempo depende de vrios fatores, entre eles o rudo e o sinal de entrada. A consequncia uma incerteza neste tempo o que origina erros de amostragem.

Todos estes fatores limitam a resoluo de converso

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Condicionamento do sinal - amostragem

S/H Elementar. S/H com impedncia de entrada elevada.

Problemas: Amplificador satura quando o transstor abre. Demora algum tempo at que o amplificador volte ao ponto de funcionamento correto na amostragem seguinte
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Condicionamento do sinal - amostragem

S/H com impedncia de entrada elevada. Mesma funo que o ltimo, no entanto os novos comutadores garantem que o amplificador se encontra num ponto de funcionamento adequado durante o perodo de hold.

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Condicionamento do sinal - amostragem

S/H com minimizao da injeco de clock .

Se o ganho dos amplificadores for muito elevado, ento o clock feed-through (CFT) devido a M1 praticamente independente do sinal (de um lado tem um massa virtual, e do outro um nvel de sinal de tenso baixo). O CFT resultar portanto em offset. O tempo de amostragem tambm ser mais constante. M2 serve para manter o primeiro AmpOp numa regio de funcionamento prxima daquela necessria no incio do prximo ciclo de amostragem (melhora a largura de banda).
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Condicionamento do sinal amostragem

S/H com minimizao da injeco de clock e atenuao de offset.

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Condicionamento do sinal - filtragem

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Conversores Analgico/Digital

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Conversores Analgico/Digital

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Conversores Analgico/Digital

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Conversores Analgico/Digital

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Conversores Analgico/Digital
Faixa dinmica relao entre a mxima e a mnima (distinguvel entre o rudo) amplitudes mensurveis; No caso de um conversor linear e sem rudo, a gama dinmica o prprio n de bits (resoluo); Um conversor de 8 bits tem uma gama dinmica de 256 Um conversor de 8-bit de resoluo numa gama dinmica de 12- bit, adquire um sinal numa gama equivalente a 1-4000 com uma resoluo de 0.39%

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Conversores Analgico/Digital

Progresso linear dos degraus de quantizao com largura uniforme Tenso de entrada mxima = Vref Largura de quantizao, Q, identifica a variao mnima da entrada detectvel na sada: = 2 Os parmetros de caracterizao esttica so obtidos da funo de transferncia

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Conversores Analgico/Digital
O erro de quantizao depende da faixa dinmica do sinal de entrada e do nmero de nveis de quantizao; Com um elevado nmero de nveis de quantizao, o sinal de erro pode ser modelado como um rudo aditivo com uma densidade de probabilidade de distribuio uniforme; A potncia do sinal de erro de quantizao dada pela sua varincia.

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Conversores Analgico/Digital
Parmetros de caracterizao dinmica

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Conversores Analgico/Digital
Parmetros de caracterizao dinmica

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Conversores Analgico/Digital
Parmetros de caracterizao dinmica

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Bibliografia 1. 2. 3. 4. 5. 6. 7. Sergio Franco. Design with Operational Amplifiers and Analog integrated Circuits, Mc Graw Hill, . Ron Mancini, Op Amp for everyone, Design Reference. National Semiconductors (www.nationalsemiconductors.com); Walt Jung, Op Amp Applications Handbook, Newnes, 2005. Adel S. Sedra; Kenneth C. Smith. "Microelectronic Circuits" Ed: Oxford University Press, 5a. edio. http://www.demic.fee.unicamp.br/~elnatan/ee610/19a%19Aula.pdf http://www.demic.fee.unicamp.br/~elnatan/ee610/20a%20Aula.pdf Conversores Analgico/Digital e Digital/Analgico. Jos Machado da Silva e Vtor Grade Tavares; Universidade do Porto, FEUP.

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