Sistemas Digitales

1.- Dado el siguiente circuito determinar a) Ecuacin Caracterstica b) Tabla de Verdad c) Tabla de habilitacin

U1
N

1
0
NAND CLK

U3

U5

0
AND_2 NAND

U2

U4

U6

0
NAND

1
NAND AND_2

Q*

1
P

TABLA DE VERDAD P 0 0 1 1 1 1 1 C 0 1 0 1 1 1 1 N 0 0 1 1 M 0 1 0 1 CLK ~P 1 0 0 1 ~P

Obs.: el clock no presenta dilatacin de flancos por lo que se comporta como ENABLE

TABLA DE HABILITACION, para este fin nos centramos en las entradas N y M asumiendo a P y C en 1.

N 0 0 0 0 1 1 1 1

M 0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1

0 1 0 0 1 1 -

0 0 1 1

0 1 0 0

N 0 1 0 x

M X 0 1 0

ECUACION CARACTERISTICA

X 1

X 1

0 1

0 0

2.- Dado el flip flop MN analice su funcionamiento y desarrolle las funciones indicadas.
0 0 1 1 1 1 1 0 1 0 1 1 1 1 N 0 0 1 1 M 0 1 0 1 dK ~P 1 0 1 0 Funcin Conversin FF NMFFJK Conversin FF D FFMN Conversin FF TFFMN Conversin FF JKFFNM

0 0 1 1

0 1 0 1

Para el desarrollo de este ejercicio debemos contar con la tabla de excitacin de nuestro flip flop, siendo la no concedida la del M N.

N 0 0 0 0 1 1 1 1

M 0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1

1 0 1 1 0 0 0 1

Para MN 0 0 1 1 0 1 0 1 N 1 0 x x M X X 0 1 0 0 1 1

Para JK 0 1 0 1 J 0 1 X x K X X 1 0

Para D 0 0 1 1 0 1 0 1 D 0 1 0 1

Para T 0 0 1 1 0 1 0 1 T 0 1 1 x

Conversin FFMN FFJK J 0 0 0 0 1 1 1 1 K 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 0 1 1 1 0 M 1 X 1 X 0 X 0 X N X 1 X 0 X 1 X 0 M: 0 0 N: X X X X

1 1

M: N:

X 0 Conversin FFD FFMN M 0 0 0 0 1 1 1 1 N 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 0 0 0 1 D 1 0 1 1 0 0 0 1

0 1

0 1

X X

D: 0 0 1 0 1 0 1 1

Conversin FFT FFMN M 0 0 0 0 1 1 1 1 N 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 0 0 0 1 T 1 1 1 0 0 1 0 0

T: = +

0 0

0 1

0 1

1 1

Conversin FFJK FFMN M 0 0 0 0 1 1 1 1 N 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 0 0 0 1 J 1 X 1 X 0 X 0 0 K X 1 X 0 X 1 X 0

J: =

0 0

X X

X X

1 1

K: =

X X

0 1

0 1

X X

Analizando el FF-MN te nemos las ecuaciones dadas es por ello finalmente tenemos el circuito final

U4

0
NOT

M C LK

4 1 16

15

U9
NOT

U5

14

U 1 :A
3
14 EN A B X0 X1 X2 X3 1 0 1 74 Z 2

0
NOT

7 9

U6

D C LK

2 A N D _2 3 OR

U8

U 3 :A
Q 5

3 5 4 6

U7

U 1 6 :A
14 7 9 3 5 4 6 EN A B X0 X1 X2 X3 1 0 1 74 Z 2

7 4 74

A N D _2

T C LK

2 3 A N D _2 OR

U 10

U 12

U 13 U 11 NOT

0
A N D _2

0
U 14
9 NOT 6 12 J C LK

U 2 :B
Q 11

U 15

10

7 4 76

NOT

3.- SE TIENE UN SISTEMA DIGITAL COMPUESTO DE TRES BLOQUES B1,B2, CUYAS SEALES DE SALIDA SE MUESTRAN A CONTINUACION. DISEAR LOS CIRCUITOS DIGITALES DE LOS BLOQUES B1,B2 Y B3.

4..- Disear un circuito digital; que permita determinar los resultados de una competencia atltica, en el cual participan 8 personas por vez. El circuito digital , al final de la competencia debe mostrar los resultados en dos displays Displays 1: Orden de llegada de cada competidor Displays 2: Cdigo de competidor Solucin:

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 EI

Q0 Q1 Q2 Q3 14 1 12 9 8 11 2

CKA CKB

EO

2 3

QA QB QC QD

R0(1) R0(2)

1
3 7 1 2 6 4 5 3 A B C D BI/RBO RBI LT QA QB QC QD QE QF QG 13 12 11 10 9 15 14 2

SENSORES

3 2

R0(2) R0(1) QD QC QB QA

1
3

0 0 0 0 0 0 0 0
f=0.2 Hz

1 14

CKB CKA

11 8 9 12

10 9 8 7 6 5 4 3 25 24 21 23 2 20 22 27

A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 CE OE WE

D0 D1 D2 D3 D4 D5 D6 D7

11 12 13 15 16 17 18 19

1
2

# PUESTO

1
3

RDY/B

1 2 3

7 1 2 6 4 5 3

A B C D BI/RBO RBI LT

QA QB QC QD QE QF QG

13 12 11 10 9 15 14

14 1

CKA CKB

2 3

QA QB QC QD

12 9 8 11

# PARTICIPANTE

R0(1) R0(2)

Reloj para la vizualisacion de los resultados cada 5 segundos

Las salidas de los sensores son llevados a la compuertas or para la habilitacin de una de ellas, de acuerdo al problema : la condicin es que cada jugador llega a la meta uno por uno , esto ayudara a que solo una seal de los 8 sensores pase a la salida y esta sea reconocida como un flanco de bajada para que el contador empiece a generar su primer estado que servir como bus de direccin para la memoria y esta seal de cada sensor se codificado y almacenado al mismo tiempo en que el competidor haya llegado a la meta, y as hasta completar a los 8 competidores, para el ultimo competidor : otro contador de

modo 8 , mandara una seal de decodificacin exclusivamente para el estado 111 , y activara el modo de lectura de la memoria inhibiendo las salidas del codificador y haciendo que el contador empiece a contar nuevamente pero con la seal de reloj de 0.2Hz para la lectura de los datos que sern llevados a los decodificadores de 7 segmentos en la los datos sealan el nmero del competidor y el puesto en que llego , estos resultados se mostraran cada 6 segundos para su mejor observacin.

5. PARA EL CIRCUITO MOSTRADO GRAFICAR LAS SALIDAS

Considerando F=10HZ

SOLUCION Para el primero flipflop-D, su ecuacin caracterstica es: = =

Para el segundo flipflop-D, su ecuacin caracterstica es:

6. DISEAR EL CIRCUITO DIGITA MEDIANTE QUEPERMITA REALIZAR LA TR5ANSFERENCIA DE DATOS ENTRE 4

REGISTROS A,B,C Y D CADA UNA DE 4 BITS SOLUCION:

S0
0
0 0 0 0
6 5 4 3 10 11 12 13 14 2 1 15 1X0 1X1 1X2 1X3 2X0 2X1 2X2 2X3 A B 1E 2E 1Y 7

S8
0
0 0 0 0

6 5 4 3 10 11 12 13

1X0 1X1 1X2 1X3 2X0 2X1 2X2 2X3 A B 1E 2E

1Y

2 4 6 8 1 2 4 6 8 1

2Y

A0 A1 A2 A3 OE A0 A1 A2 A3 OE

Y0 Y1 Y2 Y3

18 16 14 12

S1 S2 S3

0 0 0

U1

14 2 1 15

Y0 Y1 Y2 Y3

18 16 14 12

3 4 5 6 2 7 11 9 10 1

D0 D1 D2 D3 SR SL C LK S0 S1 MR

Q0 Q1 Q2 Q3

15 14 13 12

? ? ? ?

2 4 6 8 1 2 4 6 8 1

2Y

A0 A1 A2 A3 OE A0 A1 A2 A3 OE

Y0 Y1 Y2 Y3

18 16 14 12

Y0 Y1 Y2 Y3

18 16 14 12

3 4 5 6 2 7 11 9 10 1

D0 D1 D2 D3 SR SL C LK S0 S1 MR

Q0 Q1 Q2 Q3

15 14 13 12

? ? ? ?

NOT 6 5 4 3 10 11 12 13 14 2 1 15 1X0 1X1 1X2 1X3 2X0 2X1 2X2 2X3 A B 1E 2E 1Y 7

2Y

S4
0
0 0 0 0

S9 S10 S11

0 0 0

6 5 4 3 10 11 12 13 14 2 1 15

1X0 1X1 1X2 1X3 2X0 2X1 2X2 2X3 A B 1E 2E

1Y

2Y

S12
0
0 0 0 0

6 5 4 3 10 11 12 13 14 2 1 15

1X0 1X1 1X2 1X3 2X0 2X1 2X2 2X3 A B 1E 2E

1Y

2 4 6 8 1 2 4 6 8 1

2Y

A0 A1 A2 A3 OE A0 A1 A2 A3 OE

Y0 Y1 Y2 Y3

18 16 14 12

S5 S6 S7

0 0 0

U2

Y0 Y1 Y2 Y3

18 16 14 12

3 4 5 6 2 7 11 9 10 1

D0 D1 D2 D3 SR SL C LK S0 S1 MR

Q0 Q1 Q2 Q3

15 14 13 12

? ? ? ?

6 5 4 3 10 11 12 13 14 2 1 15

1X0 1X1 1X2 1X3 2X0 2X1 2X2 2X3 A B 1E 2E

1Y

2 4 6 8 1 2 4 6 8 1

2Y

A0 A1 A2 A3 OE A0 A1 A2 A3 OE

Y0 Y1 Y2 Y3

18 16 14 12

Y0 Y1 Y2 Y3

18 16 14 12

3 4 5 6 2 7 11 9 10 1

D0 D1 D2 D3 SR SL C LK S0 S1 MR

Q0 Q1 Q2 Q3

15 14 13 12

? ? ? ?

NOT 6 5 4 3 10 11 12 13 14 2 1 15 7

1X0 1X1 1X2 1X3 2X0 2X1 2X2 2X3 A B 1E 2E

1Y

2Y

S13 S14 S15

0 0 0

6 5 4 3 10 11 12 13 14 2 1 15

1X0 1X1 1X2 1X3 2X0 2X1 2X2 2X3 A B 1E 2E

1Y

2Y

L O AD C L E AR

S15 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 0

S14 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0

S13 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0

S12 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0

S11 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 1

S10 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1

S9 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1

S8 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0

S7 0 1 0 0 0 0 0 0 0 0 1 0 0 0 1 0

S6 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0

S5 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0

S4 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0

S3 0 0 0 0 0 1 0 0 0 1 0 0 0 1 0 0

S2 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0

S1 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0

S0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

CLK

FUNTION AA AB AC AD BB BA BC BD CC CA CB CD DD DA DB DC

CLEAR=ACTIVA EN NIVEL BAJO(RESETEA TODOS LOS REGISTROS) Para este circuito se us los integrados 74153 que son mux 1:2 de dos bits , para el problema usaremos dos para obtener 4 bits y usaremosbferes 74244 activas en bajo ,usaremos dos de ellas ,una para que valla directo a otro registro y la otra para cargar un dato al registro , como podr ver usamos registros universales 74194 con load sncrono , se muestra una tabla de se usa como seal de control y como habilitacin para los mux y los bferes, presenta una seal load que permite la transferencia de datos y otra que permite borrar todos los registros para una prxima carga de datos en cualquiera de ellas .

7. -DISEAR UN CIRCUITO DIGITAL PARA GENERAR Vo

U9 U15 U8
Q NOT PNP PNP PNP PNP PNP U6(VCC) NOT NAND

Q1

Q2

Q3

Q4

Q5

VCC

Q DC

1M

VCC

3 7

R6

U6
4

U1
Q DC 3 Q 7

R1
1M

R2
2M

R3
3M

R4
4M

R5
5M

CV

CV

GND

TR

TH

GND

TR

TH

U12
1

C4
1uF

U13
AND

555

C2
1uF

555

C1
1uF

NOT

U10

U11

U14

NOR AND NAND 3 4 5 6

U2
D0 D1 D2 D3 ENP ENT CLK LOAD MR 74161 Q0 Q1 Q2 Q3 RCO 14 13 12 11 15 1 2 3 6 5 4

U3
A B C E1 E2 LE 74HC137 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 15 14 13 12 11 10 9 7

C3
10uF

U7
Q NOT

7 10 2 9 1

U5
NOT

U4

NAND_3

Para el siguiente circuito se puede apreciar dos timer 555 configurados en modo monoestable ,una lista para generara pulsos de 1,2,3,4,5 segundos y el otro para generar pulso de 1 segundo ,tenemos la presencia de transistores PNP en modo saturacin para la eleccin de una resistencia para el tiempo de activacin del pulso ,con un solo condensador para la carga y descarga ,contamos tambin con un decodificador de 3:8 para la eleccin de la saturacin de un transistor ,en la que la los estados que ingresaran al decodificador es un contador de mod(6) ,cada pulso es enviado al detector de flanco para que genera un disparo y active al timer de pulso 1 segundo,que a su vez esta activa tambin al timer de varios pulsos , con el detector de flanco para que genere el pulso correspondiente ,antes de comensartoo el sistema , se hiso un demx de 1:2 para que permita el paso de la seal de carga del condensador para la activacin del timer de 1 segundo para que active todo el proceso y asi sucesivamente.

8. DISEAR UN CRONOMEYRO PARA 60 SEG(00-59) UTILIZANDO FF-JK Y CON VISUALISADORES DISPLAY NUMERICO. SOLUCION:
CLKB

1 2 6 4 5

12

1 2 13

J CLK

J CLK

J CLK

15

4 1

15

4 1

15

4 1

15

J CLK

4
2 2

1 16

CLKA CLKA

14

16

14

16

14

16

14

J CLK

J CLK

15

4 1

15

4 1

15

J CLK

4 F=16.7 Hz 1 16

13 12 11 10 9 15 14

QA QB QC QD QE QF QG

A B C D BI/RBO RBI LT

7 1 2 6 4 5 3

13 12 11 10 9 15 14

QA QB QC QD QE QF QG

A B C D BI/RBO RBI LT

7 1 2 6 4 5 3

14

16

14

16

14

9.

Desarrolle: a) Tabla de estados b) Determinar secuencia de estados

Como se sabe: Para el FF-JK #4: = = = = + = + + +( )+ )+

= = = = = = = =

+ + + +

+ +

Para el FF-JK #3:

= = +

( ( (

Para el FF-JK #2:

= =

+ +

)+ )+ )+( +

) + +

Para el FF-JK #1:

a) Tabla de estados N 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 N 2 13 12 9 11 7 8 6 10 4 15 1 3 0 5 4

= =

)+

0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

0 1 1 1 1 0 1 0 1 0 1 0 0 0 0 0

0 1 1 0 0 1 0 1 0 1 1 0 0 0 1 1

1 0 0 0 1 1 0 1 1 0 1 0 1 0 0 0

0 1 0 1 1 1 0 0 0 0 1 1 1 0 1 0

b) Secuencia de estados La secuencia es: 0, 2,12,3,9,4,11,1,13,0,2,.

SOLUCION

HORAS 00-23

MINUTOS 00-59

CKA CKB

14 1

12 9 8 11 Q0 Q1 Q2 Q3 R0(1) R0(2) R9(1) R9(2) 2 3 6 7

10. DISEAR UN RELOJ DIGITAL PARA MOSTRAR EN 4 DISPLAYS LAS

13 12 11 10 9 15 14 QA QB QC QD QE QF QG A B C D BI/RBO RBI LT

7 1 2 6 4 5 3

13 12 11 10 9 15 14 QA QB QC QD QE QF QG A B C D BI/RBO RBI LT

7 1 2 6 4 5 3

12 9 8 11

Q0 Q1 Q2 Q3

CKA CKB

14 1

R0(1) R0(2) R9(1) R9(2)

2 3 6 7

13 12 11 10 9 15 14

QA QB QC QD QE QF QG

A B C D BI/RBO RBI LT

7 1 2 6 4 5 3

12 9 8 11

Q0 Q1 Q2 Q3

CKA CKB

14 1

R0(1) R0(2) R9(1) R9(2)

2 3 6 7

f=16.7 Hz

13 12 11 10 9 15 14

QA QB QC QD QE QF QG

A B C D BI/RBO RBI LT

7 1 2 6 4 5 3

12 9 8 11

Q0 Q1 Q2 Q3

CKA CKB

14 1

R0(1) R0(2) R9(1) R9(2)

2 3 6 7

12.-PARA EL CIRCUITO SIGUIENTE CONSIDERE D .IDEALES CALCULAR: A) A PARTIR DEL CIRCUITO DE CARGA DETERMINAR Tc,Tc B) A PARTIR DEL CIRCUITO DESCARGA DETERMINAR : Td,Tc C) CALCULAR T, F D) CALCULAR DC %

Es un tipo de temporizador 555 utilizado como multivibrador estable = 0,75 = 0,75 a)

Segn dato:

b)

= 0,75 220 10 = 1,65 = = 220 10 = 2,2 = 0,75 =

= 0,75 470 = 3,525 = 470 10

= 4,

15.- Considere el diagrama siguiente y determinar: a) Tabla de verdad b) Diseo del circuito c) Circuito diseado con JK

0/0

011 1/1

0/0

0/0 001 1/0 0/0 010 1/1 000

1/1 100

0/0

1/1

Podemos notar que es una maquina de Estado de Mealy Empezaremos deduciendo su mapa de estados simplificado. Ent 0 0 1 1 0 0

Est

0 0

De aqu deducimos que existe una sola entrada = {0,1}

Y 5 estados por lo tanto 3 flip flop ,

,,

" "

Ya con estos datos hallamos la tabla de verda

0 1 2 3 4 5-7 8 9 10 11 12 13-15

X 0 0 0 0 0 X 1 1 1 1 1 X

0 0 0 0 1 X 0 0 0 0 1 X

0 0 1 1 0 X 0 0 1 1 0 X

0 1 0 1 0 X 0 1 0 1 0 X

Y 0 0 0 0 0 X 1 1 1 1 0 X

0 0 0 0 0 X 1 1 0 0 0 X

1 0 1 0 1 X 0 0 0 1 1 X

1 1 0 1 0 X 0 0 0 0 1 X

0 0 0 0 X X 1 1 0 0 X X

X X X X 1 X X X X X 1 X

1 0 X X 1 X 0 0 X X 1 X

X X 0 1 X X X X 1 0 X X

1 X 0 X 0 X 0 X 0 X 1 X

X 0 X 0 X X X 1 X 1 X X

0 0 1 1

0 1 0 1

0 1 X X

X X 1 0

Simplificacin :

=1

1 1

0 0

0 0

0 0

1 0 :

1 1 :

0 1 =

1 0 +

1 0 :

0 0

0 1

0 1 1

1 1

0 0

0 0 0

Utilizando FF-JK el circuito final es :

U 13 U8
A N D _2

A N D _3

U3 U 12
A N D _2 A N D _2

0
U6 U4

J C LK K

J C LK K

J C LK K

4 1

15

9 6 OR

11

4 1

U5

U 1 :A

U7

U 1 :B

U 2 :A
Q 15

NOT A N D _3

OR 16

1
R
Q 14

2
R
Q 10

3
R
Q 14

12

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