DISEO DE UN AMPLIFICADOR DE VOLTAJE, DRENAJE COMN CON TRANSISTOR JFET

ELECTRONICA II GRUPO D.2 WILLIAM IDELFONSO CONTRERAS CARRILLO CD: 1090385 Hittler_25_92@hotmail.com SILVIA XIMENA NAVARRO AMADO CD: 1090383 Chiqui_38_2@hotmail.com

RESUMEN: En el siguiente informe se presentar de manera clara y especifica el diseo y la implementacin de un amplificador, compuesto de una etapa, con su correspondiente configuracin de drenaje comn y seguidamente realizar los clculos respectivos para poder encontrar la recta de carga en AC y DC. 1. INTRODUCCIN

simulacin del circuito y la posterior comparacin de los datos tericos y experimentales. 3. EQUIPO NECESARIO Computador con ltimas especificaciones. Herramienta PSPICE. Protoboard. Fuente de voltaje Regulada. Generador de seal con su respectiva punta de prueba. Osciloscopio con sus respectivas puntas de prueba. Multmetro Digital. Pinzas, pelacables, cables. de simulacin ORCAD

Con la implementacin del amplificador drenaje comn, diseado bajo parmetros de ganancia de voltaje, resistencia de entrada, Vp e IDss, se realizaron los debidos clculos y observaciones para la construccin de la recta de carga en DC y AC. Llevndonos as, a contrastar los clculos tericos con los resultados obtenidos de la prctica encontrando un margen de error que no supera el 5%. 2. OBJETIVOS

OBJETIVO GENERAL: 4. Disear e implementar un amplificador monoetapa con transistor JFET de unin npn que permita comprobar la tcnica de diseo por divisor de tencin o auto polarizacin. OBJETIVOS ESPECIFICOS: Desarrollar en el estudiante una metodologa para el diseo de amplificadores JFET utilizando una sola fuente de polarizacin. Comprobar de manera analtica los parmetros principales de operacin del amplificador en DC y AC para comparar con los obtenidos en el laboratorio experimentalmente y los obtenidos con la herramienta Orcad. Cumplir con los requerimientos importantes del diseo como ganancia de voltaje Av. Zo, Zi, y la excursin mxima de la seal de salida. Ampliar en el conocimiento del uso de la herramienta ORCAD PSPICE para la 5. COMPONENTES NECESARIOS Resistencias (calculadas en el diseo). Capacitores (implementados en el diseo). Transistor JFET k161. ECUACIONES BASICAS

7.

PARMETROS DEL TRANSISTOR

Estos parmetros fueron obtenidos a partir de la caracterizacin del transistor, y son los siguientes:

8.

DESARROLLO DEL DISEO

Tabla 1. Ecuaciones para el diseo

RD 8.08k

J1 C1 0.1u J105

C2 100u

VOFF = 0 VAMPL = 100mV FREQ = 10Khz V2 AC = 1

VDD 20Vdc RL 10.04k RS2 74.6

R1 100.6k

RS1 118.4

C3 100u

Figura 1. Configuracin fuente comn (sc)

9. 6. PARAMETROS DEL DISEO

PROCEDIMIENTO DE LABORATORIO

9.1. Anlisis en DC El diseo debe cumplir con los siguientes parmetros: IAVI = 15 Rin = 100k RL = 10k VDD = 20v Los resultados del diseo no deben superar un margen de error de 5%. Suprima todos los capacitores del circuito y desconecte el generador de seales. Ubique el Multmetro digital en la resistencia RD y mida la cada de tensin sobre la resistencia. Con la ley de ohm calcule la corriente ID del circuito. Monte el circuito fuente comn de la Fig. 2a, 2b en el Proto-board segn sea el caso de su diseo, y con los parmetros del transistor obtenidos en la prctica anterior.

De igual manera ubique el Multmetro en los puntos (D, S) de circuito y mida el voltaje VDS de polarizacin.

9.1.2.

Mrgenes de error

Tabla 3. Margen error para el Anlisis en DC V. terico Vs V. terico Vs variable V. simulado V. experimentado (%) (%)

Vp IDss IDQ VDSQ VGSQ

0 0 1.01 2.9 1.74

0 0 1.86 2.8 0

RD 8.08k

Figura 2. Configuracin para anlisis en DC

J1 J105 R1 100.6k

VDD 20Vdc RS 193

Tabla 2. Anlisis en DC variable V. terico V. simulado V. experimentado

V1 30Vdc

Vp IDss IDQ VDSQ VGSQ

-0.769v 2.37mA 1.185mA 10v -0.23

-0.769v 2.37mA 1.173mA 10.29v -0.226

-0.769v 2.37mA 1.163mA 10.28v -0.23

Figura 3. Configuracin para orcad, recta DC

9.1.1.

Expresiones matemticas

Figura 4. Recta DC, obtenida en Orcad

9.2. ANLISIS EN AC Fundamentndose en el modelo de pequea seal del transistor JFET, y los procedimientos vistos en la prctica anterior

para obtener cada uno de los parmetros de la Tabla N 4, utilice el osciloscopio en el modo X-Y para encontrar el valor de ganancia de voltaje como muestra la Fig. 1. Encuentre los valores de Mxima excursin de la seal con el osciloscopio. Utilizando el puente de WHEASTONE encuentre el valor de Ri del circuito. Para calcular Ro utilice el mtodo de la practica N3.

PARAMETERS:
EVAL = 100mV

RD 8.08k

C1 0.1u

C2 100u J1 J105
I

VDD 20Vdc

VOFF = 0 VAMPL = {EVAL} FREQ = 10k AC = 1

RL 10.04k Vin R1 100.6k RS2 74.6

Figura 5. Configuracin para Orcad, recta AC

9.2.1.

Datos obtenidos en esta parte de la prctica

4.0mA

variable

Tabla 4. Anlisis en AV V. V. V. terico simulado experimentado

Ri Ro Av

100k 8.2k -15 4.9

100.6k 8.08k -14.55 5.05

101 k 8214 -14.5 5.04

3.0mA

2.0mA

1.0mA

9.2.1.1. Expresiones matemticas

0A 0V ID(J1) V(J1:d)- V(J1:s) Figura 6. Recta AC, obtenida en Orcad 2V 4V 6V 8V 10V 12V 14V 16V

CONCLUSIONES

9.2.1.2. Mrgenes De Error

Tabla 5. Margen error para el Anlisis en AC V. terico Vs V. terico Vs variable V. simulado V. experimentado (%) (%)

Ri Ro Av

0.6 1.46 3 3.1

1 0.17 3.33 2.86

Se lograron comprobar y alcanzar los requerimientos de ganancia, impedancias de entrada y salida, del diseo del amplificador Jfet de fuente comn. Luego del desarrollo del diseo y de la posterior comparacin entre la informacin obtenida, se pudo sintetizar que para lograr un margen de error mnimo entre los datos, tericos, simulados y los experimentales; se hace necesario tener una excelente caracterizacin del transistor, ya que es la base fundamental del diseo en s. Para la realizacin del diseo se hace necesario la conceptualizacin clara, del comportamiento y de las caractersticas del amplificador jfet.

El diseo de este amplificador y sus parmetros, fueron desarrollados en una sola etapa, esto debido a la estabilidad del mismo transistor, ya que la ganancia era de tan solo -15 y esta se encuentra dentro del rango de permanencia del dispositivo. Una vez ms la herramienta Orcad nos permiti comparar y evidenciar parte de la realidad de nuestro diseo, una vez que este ya sea calculado, y de esta manera lograr reducir los errores que superen el requerimiento (5%). El uso de los valores de las resistencias tambin se encuentran dentro del margen de error mximo del diseo (5%), ayudando esto a que el diseo en lo experimental no est muy lejos de lo terico.

BIBLIOGRAFA
NEAMEN, Donald A. Anlisis y Diseo de Circuitos Electrnicos, Tomo I. Mxico D.F. Mc Graw-Hill, 1999. GULLO, J. Diseo Electrnico: Circuitos y Sistemas. Argentina. Editorial Addison - Wesley Iberoamrica, S.A, 1992. BOYLESTAD, Robert L. Electrnica: Teora de Circuitos. Mxico D.F. Editorial Prentice Hall Hispanoamericana, S.A. 1997. MALVINO, Albert Paul. Principios de Electrnica. Sexta Edicin. Espaa. Editorial McGraw-Hill/Interamericana de Espaa S.A., 2000.