FUNCIONAMENTO DAS MEMRIAS DINMICAS (DRAM).

Wanderson Lucena de LIMA (Acadmico do Curso de Licenciatura em Computao), Antonio Marcos Almeida FERREIRA (Professor/Orientador). wanluli@hotmail.com, amarcos.aferreira@gmail.com IFTO, Campus Porto Nacional. Palavras-chave: Memria DRAM, latncia, desempenho. Resumo O presente trabalho tem por objetivo fazer um estudo mais aprofundado no que diz respeito ao funcionamento da memria dinmica (DRAM), assim como apresentar algumas de suas caractersticas relacionadas com o seu processo de leitura e escrita de dados, tempo de acesso, ciclo de acesso e wait states. 1 Introduo A memria RAM (Random-Access Memory - Memria de Acesso Aleatrio) tem a capacidade de armazenar os dados que o processador vai precisar durante a execuo de uma determinada tarefa, entre suas principais caractersticas est o fato ser voltil as informaes so perdidas com a ausncia de eletricidade, pois seus circuitos so formados pelo conjunto de transistores (controla a passagem de corrente eltrica) e capacitores (conserva impulso eltrico). Uma caracterstica particular da memria RAM e possibilitar que novos dados sejam lidos e escritos rapidamente e de modo bastante fcil. Tanto a leitura quanto a escrita so feitas por meio de sinais eltricos. (STALLINGS, William, 2002, p. 109). A DRAM, memria dinmica, mais acessvel financeiramente, porm mais lenta por possuir mecanismo de refresh (responsvel por regravar o contedo da memria vrias vezes por segundo) se comparado com a SRAM (Static Random Access Memory memria esttica) mais cara e mais rpida. 2 Processo de leitura e escrita da memria O processo de leitura e escrita da memria DRAM realizado de maneira semelhante com o acesso a linha e a coluna do endereo selecionado os dados podem ser lidos ou gravados. A Memria uma matriz de capacitores dispostos em linhas e colunas, quando a CPU e ou controlador de Cache, precisa fazer um acesso a memria Principal (MP), so utilizados trs barramentos: o de dados, de endereo e de controle, encontrados no barramento local. O controlador de

memria do chipset quem faz a interligao entre o barramento local e barramento de memria que percebe que o processador est requisitando um acesso de leitura MP, e assim pega o valor do barramento de endereos e divide por dois: A parte mais alta ou significativa do endereo selecionar a linha RAS (Row Address Strobe) que informa a linha de onde o dado dever ser lido ou escrito, a parte menos significativa ou seja mais baixa do endereo selecionar a coluna CAS (Column Address Strobe) informando a coluna onde o dado dever ser lido ou escrito. Os detalhes descritos acima podem ser melhor interpretados conforme as ilustraes abaixo.

Figura 1 Como o Processador acessa a memria.

2.1 Tempo de Acesso O tempo de acesso o perodo de tempo que demora entre o incio da ativao do sinal RAS e a efetiva entrega (ou armazenamento) do dado solicitado [...]. (TORRES, Gabriel, 2001, p. 431). E segundo Stallings (2002), esse o tempo gasto para efetuar uma operao de leitura ou de escrita: o tempo decorrido desde o instante em que o endereo apresentado memria at o momento em que os dados so armazenados ou se tornam disponveis para utilizao. O processo de acesso de algum dado da memria pelo processador, no feito de imediato, leva algum tempo para que seja acessado o endereo solicitado, uma caracterstica prpria em todas as memrias que chamado de latncia (tempo demorado para a memria devolver dados solicitados). O tempo de acesso das memrias dinmicas medido em ns (nanossegundos), sendo que as memrias dinmicas sncronas ex: SDRAM, VCM e DDR-SDRAM, apresentam tempo de acesso ou latncia do CAS menores que as assncronas ex: FPM, EDO e BEDO. Quanto menor o tempo de acesso mais rpido os dados so acessados. O valor da latncia do CAS das memrias sncronas vem programado dentro de uma pequena memria chamada SPD (Serial Presence Detect) existente no mdulo de memria [...]. (TORRES, Gabriel, 2001, p. 433). As informaes sobre os parmetros da memria podem ser acessadas atravs do programa Hwinfo. Atualmente para diminuir o tempo de acesso e sincronizar o processador com a MP, memrias estticas (menores, mais rpidas e mais

caras) so embutidas nos processadores, assim os dados so acessados mais rapidamente pelo processador podendo garantir maior velocidade e desempenho. 2.2 Ciclo de Acesso O processador gasta dois pulsos de clock para acessar a memria RAM. Dessa forma, pelo menos teoricamente, a memria RAM do micro dever ser capaz de entregar ou armazenar um dado dentro desse tempo [...](TORRES, Gabriel, 2001, p. 434). Segundo Rui Mano (2012), O clock (um pulso alternado de sinais de tenso, gerado pelos circuitos de relgio composto de um cristal oscilador e circuitos auxiliares). O ciclo de acesso refere-se ao tempo em pulsos de clock da placa me (frequncia externa) utiliza para a comunicao entre o Processador e a memria que devem trabalhar na mesma frequncia da Placa me ou barramento local. Quanto maior for a frequncia do barramento melhor ser a comunicao entre o processador e a memria, pois os dados iro trafegar em uma velocidade maior, isso levando em considerao o processamento da CPU e memria de tempo de acesso menor.

Figura 2 Frequncia do barramento local e o ciclo de acesso. Fonte: (TORRES, Gabriel, 2001).

Para exemplificar: Um processador que trabalha a 100 MHz de frequncia no barramento Local (1/f: perodo inverso da frequncia) 1/100.000.000=10 ns precisaria de uma memria igual ou menor que 20 ns para funcionar corretamente, caso contrrio se utilizar uma de tempo de acesso maior poderia haver travamentos ou at mesmo o micro nem ligar. A soluo para essa incompatibilidade do clock da memria com o processador pode ser resolvido com a adio de pulsos de clocks extras, chamados de wait states, como veremos a seguir. 2.3 Wait States Conforme Torres (2001), Um wait state um pulso de clock extra adicionado ao ciclo de leitura ou escrita da memria. O objetivo tornar o ciclo de acesso memria RAM compatvel com o tempo de acesso memria.

[...] Para que o processador consiga comunicar-se corretamente com a memria RAM, o ciclo de leitura dever ser igual ou maior que o tempo de acesso da memria RAM. Caso isso no ocorra, necessria a adio de pulsos de clock extras, chamados wait states.[...] (TORRES, Gabriel, 2001, p. 437). Sendo assim podemos compatibilizar os tempos de acesso com a adio de pulsos extras, como o a memria acessada em dois pulsos de clock passaria com a adio de 1 pulso de clock a 3 pulsos de clock, podendo acompanhar a transferncia de dados com o processador. Porem quanto mais se utiliza o pulso extra o processador fica mais ocioso ou lento a espera que a memria fique pronta para entregar ou armazenar o prximo dado solicitado, ocasionando diminuio do desempenho da mquina.
Por exemplo, se utilizarmos um processador que trabalhe externamente a 66 MHz, teremos de adicionar dois wait states para que o ciclo passe a ser de 60 ns, fazendo com que memrias com tempo de acesso de 60 ns possam ser utilizadas. Clculo usado: cada pulso de clock ter 15 ns; a memria deve ser capaz de responder em dois pulsos de clock, ou seja, em 30 ns. Precisamos adicionar dois pulsos extras (ou seja, dois wait states) para que o ciclo passe a ser de 60 ns, fazendo com que memrias de 60 ns consigam responder[...].(TORRES, Gabriel, 2001, p. 136).

Figura 3 Esquema de wait state para o exemplo apresentado. Fonte: (TORRES, Gabriel, 2001).

Memrias dinmicas do tipo assncronas atravs utilizao dos wait states podem ser usadas em micros mais modernos resolvendo o problema de incompatibilidade do tempo de acesso.

3 Concluso Portanto com a constante evoluo dos computadores, observa-se a necessidade de se entender o funcionamento da memria RAM e como ela est relacionada com a velocidade do micro. O trabalho se mostrou bastante significativo para o aprendizado no presente curso por possibilitar conhecimento mais aprofundado sobre os mecanismos relativos ao funcionamento da memria DRAM.

Referncias TORRES, Gabriel. Hardware Curso Completo, quarta edio. Rio de Janeiro: Axcel Books, 2001. STALLINGS, William. Arquitetura e Organizao de Computadores, quinta edio. So Paulo : Makron Books, 2002. MANO, Rui. Organizao de computadores. Disponvel em: <http://wwwusers.rdc.puc-rio.br/rmano/comp0clk.html>. Acesso em: 31 Jan.2012.