Fundamentos de Computadores Anlisis y Diseo de Circuitos Combinacionales

Objetivos

Conceptuales

Puertaslgicas Parametrizacindefamiliaslgicasycircuitosintegrados Circuitoscombinacionales Tiposdeanlisis:lgicoytemporal Parmetrostemporalesyazares Objetivosdeldiseodecircuitoscombinacionales.Factores limitantes

Objetivos

Procedimentales

Interpretacindeparmetrosdecomponenteslgicos Clculodefanoutycompatibilidadentrefamiliaslgicas Anlisislgicodecircuitoscombinacionales Anlisistemporaldecircuitoscombinacionales Diseoptimoendosnivelesdecircuitoscombinacionales

Objetivos

Actitudinales

Valoracindehojasdecaractersticastcnicas.Distinguir parmetrosprincipalesdesecundarios. Importanciadelosprocedimientossistemticos. Importanciadelaoptimizacindediseos.

Bibliografa

Bsica:

[FLOYD00] Captulos 4, 5 y 15. [NELS96] Captulos 2 y 3. [GARC92] Captulos 5, 6 y 7. [MAN98] Captulos 2 y 3. [HAYE96] Captulos 4 y 5.

Complementaria:

Contenidos

Puertas lgicas integradas Anlisis lgico de circuitos combinacionales Anlisis temporal Diseo de circuitos combinacionales

Objetivos y conceptos bsicos Pasos en el proceso de diseo Realizaciones en dos niveles Mtodo de reduccin mediante el mapa de Karnaugh

Puertas lgicas integradas

Los operadores lgicos ms comunes pueden realizarse mediante circuitos electrnicos en los cuales se sustituyen los valores lgicos, 0 y 1 por niveles de tensin (voltaje) o corriente (intensidad). Estos circuitos que realizan operaciones lgicas se denominan Puertas Lgicas. Estas puertas lgicas se disean con elementos electrnicos como diodos, transistores, etc. Dichos elementos se pueden encontrar de forma discreta (distinguibles a simple vista) o en forma de circuito integrado (C.I.). La segunda opcin es la ms comn.

Puertas lgicas integradas

Un circuito integrado (tambin llamado chip) contiene en su interior un sustrato de silicio. Los circuitos integrados se presentan en diferentes encapsulados.

Puertas lgicas integradas

Los CI presentan las siguientes ventajas:

bajo coste bajo consumo alta fiabilidad alta velocidad de operacin reducen el nmero de conexiones externas

Puertas lgicas integradas. Escalas de integracin

Clasificacin de C.I. por escala de integracin (n de puertas lgicas por chip)

SSI MSI LSI VLSI

(Small Scale of Integration) <20 puertas/chip (Medium SI) (Large SI) (Very Large SI) >20 y <100 >100 y <1000 >1000

Puertas lgicas integradas. Familias lgicas

Las puertas lgicas pueden fabricarse usando componentes electrnicos de distintas tecnologas. Las puertas fabricadas con tecnologas diferentes tienen caractersticas elctricas diferentes. Al conjunto de componentes lgicos fabricados utilizando la misma tecnologa se le llama familia lgica. Dentro de las familias lgicas existen subfamilias.

Puertas lgicas integradas. Familias lgicas

Familiaslgicas

Bipolar

MOS

TTL ECL I2L

pMOS nMOS CMOS

Puertas lgicas integradas. Familias lgicas

Principales caractersticas de las subfamilias CMOS (familia MOS) y TTL (familia bipolar).
CMOS 74HC 4000B Disipacindepotenciapor puerta(mW) Esttica Dinmica(100Khz) Retrasodepropagacin(ns) Frecuenciadereloj mxima(Mhz) Margenderuido(V) 2.5x103 0.17 8 40 0.9 1x103 0.1 50 12 1.5 TTL 74AS 8 8 1.7 200 0.3

74 10 10 9 35 0.4

74S 20 20 3 12.5 0.3

74LS 2 2 9.5 45 0.3

74ALS 1.2 1.2 4 70 0.4

ECL 40 40 1 300 0.25

Puertas lgicas integradas. Familias lgicas

Los circuitos integrados SSI de propsito general poseen una numeracin para identificar la familia lgica y el tipo de puertas que contiene cada chip. Por ejemplo:

74LS00: puertas NAND, tecnologa TTL Low Schottky. 74LS04: inversores, tecnologa TTL Low Schottky. 74LS08: puertas AND, tecnologa TTL Low Schottky. 74HC00: puertas NAND, tecnologa CMOS. 74HC04: inversores, tecnologa CMOS.

Puertas lgicas integradas. Caractersticas funcionales

Patillaje: numeracin y funcin de los terminales presentes en el chip

VCC: alimentacin (nivel de tensin alto) GND: tierra (nivel de tensin bajo)

Diagrama lgico: conexin lgica de los terminales Ej: 74AS08

Puertas lgicas integradas. Caractersticas funcionales

Tabla de verdad o tabla de funcin

Operacin lgica en base a niveles de tensin

H (High) nivel alto L (Low) nivel bajo lgica positiva: H=1, L=0 lgica negativa: H=0, L=1

Existen dos tipos de lgica:

Ej: 74AS08

Puertas lgicas integradas. Caractersticas funcionales

Ejemplo: C.I. 74AS04

6 inversores

Puertas lgicas integradas. Caractersticas funcionales

Ejemplo: C.I. 74AS00

4 puertas NAND Lgica positiva

Puertas lgicas integradas. Caractersticas elctricas

Establecen las condiciones para la correcta operacin del circuito y cotas de los valores elctricos de las seales. Ejemplo: 74AS04 y 54AS04 (versin militar)

Puertas lgicas integradas. Caractersticas elctricas

Puertas lgicas integradas. Caractersticas elctricas. Tensin de alimentacin

La tensin de alimentacin (Vcc) es la tensin que hay que suministrar al chip para que funcione. Para el ejemplo anterior (74AS00), esta es de 5V, aunque el fabricante da un margen de valores de Vcc que asegura el buen funcionamiento del circuito (4.5V 5.5V).

Puertas lgicas integradas. Caractersticas elctricas. Niveles de tensin de entrada

VIH: Mnima tensin de entrada que se considera un 1 lgico VIL: Mxima tensin de entrada que se considera un 0 lgico

Puertas lgicas integradas. Caractersticas elctricas. Niveles de tensin de salida

VOH: Mnima tensin de salida para 1 lgico VOL: Mxima tensin de salida para 0 lgico

Puertas lgicas integradas. Caractersticas elctricas. Tensin de entrada vs salida

Vo

VOH

-1

Regin de transicin

VOL VIL

-1 VIH Vi

Puertas lgicas integradas. Caractersticas elctricas. Tensin de entrada vs salida

Los niveles de tensin para los valores lgicos 0 y 1 varan de la entrada a la salida (Ej: 74AS04)
V i (V ) 5 4 3 2 1 0 1 lo g ic o V o (V ) 5 4 3 1 lo g ic o

VIH VIL
0 lo g ic o

VOH

2 1 0

VOL lo g ic o 0

Puertas lgicas integradas. Caractersticas elctricas. Mrgenes de rudo

La necesidad de existencia de diferentes rangos para los niveles lgicos en las entradas y salidas de los circuitos integrados se debe a que tienen que funcionar correctamente en entornos ruidosos. Supongamos el siguiente montaje:

R uido

V o1

V i2

Los mrgenes de ruido definen la mxima amplitud de ruido que un chip soporta manteniendo un correcto funcionamiento.

Puertas lgicas integradas. Caractersticas elctricas. Mrgenes de rudo

V o 1 (V ) 5 4 3 2 1 ML 0 0 MH V i2 (V ) 5 4 3 2 1 0 lo g ic o 1 lo g ic o

Margen de ruido superior MH = VOH-VIH Indica la mxima amplitud de la tensin que se puede superponer al nivel 1 de salida de una puerta para que la entrada de la siguiente puerta sea considerada tambin como 1.

Puertas lgicas integradas. Caractersticas elctricas. Mrgenes de rudo

V o 1 (V ) 5 4 3 2 1 ML 0 0 MH V i2 (V ) 5 4 3 2 1 0 lo g ic o 1 lo g ic o

Margen de ruido inferior ML = VIL-VOL Indica la mxima amplitud de la tensin que se puede superponer al nivel 0 de salida de una puerta para que la entrada de la siguiente puerta sea considerada tambin como 0.

Puertas lgicas integradas. Caractersticas elctricas. Mrgenes de rudo

V o 1 (V ) 5 4 3 2 1 ML 0 0 MH V i2 ( V ) 5 4 3 2 1 0 lo g ic o 1 lo g ic o

El margen de ruido, M, se define como el menor de MH y ML. Los circuitos CMOS son los que presentan mayores mrgenes de ruido.

Puertas lgicas integradas. Caractersticas temporales

Las caractersticas temporales miden la velocidad de respuesta de los circuitos integrados digitales. Se caracterizan mediante diversos tiempos de propagacin (o tiempos de retraso).

Puertas lgicas integradas. Caractersticas temporales

Tiempos de subida y de bajada o tiempos de transicin

tLH: Tiempo que tarda la salida de la puerta en pasar del nivel bajo de tensin al nivel alto. tHL: Tiempo que tarda la salida de la puerta en pasar del nivel alto de tensin al nivel bajo.

tH L

t LH 90% 10%

Puertas lgicas integradas. Caractersticas temporales

Tiempo de propagacin o tiempo de retraso: tiempo transcurrido entre un cambio en la seal de entrada y el correspondiente cambio en la seal de salida.

tPLH: tiempo de propagacin cuando la salida cambia de un valor bajo a uno alto. tPHL: tiempo de propagacin cuando la salida cambia de un valor alto a uno bajo.

Se mide en el 50% del rango de polarizacin

VI 50% 50%

VO

tp

50%
HL

tp L H

50%

Puertas lgicas integradas. Caractersticas temporales

Anlisis lgico de circuitos combinacionales.

Dado un circuito, analizarlo consiste en encontrar:

la expresin algebraica que implementa, su tabla de verdad y/o el k-mapa, explicacin verbal de su funcin.

Anlisis lgico de circuitos combinacionales.

Procedimiento:

Se obtiene la funcin lgica realizada por las puertas cuyas entradas corresponden a las entradas primarias del circuito. Se obtiene la funcin lgica realizada en puertas con entradas conocidas (entradas primarias o salidas de puertas ya calculadas. Se repite el paso anterior hasta obtener la funcin de salida Se simplifica la expresin obtenida y/o se traduce a un mapa o tabla

Anlisis temporal

Representa la evolucin en el tiempo de las entradas y salidas del circuito. A esta representacin temporal se la denomina CRONOGRAMA. Dicha representacin puede ser:

ideal, suponiendo que las puertas no tienen retrasos. real, teniendo en cuenta los retrasos propios de las puertas lgicas.

Anlisis temporal. Ejemplo

Circuito: Expresin: f(x,y,z) = A + B A = xyz B = xz F(x,y,z) = xyz + xz

xyz=1 sii x=y=z=1 (111) f(x,y,z) = 1 sii xz=1 sii x=z=0 (0-0)

Anlisis temporal. Ejemplo

Tabla de verdad: xyz 000 001 010 011 100 101 110 111 f(x,y,z) 1 0 1 0 0 0 0 1 Cronograma ideal (con y=1) (sin considerar retrasos):

Anlisis temporal. Ejemplo

Anlisis temporal considerando retrasos Suponemos que los retrasos de todas las puertas son idnticos (modelo de retraso unitario)

Anlisis temporal. Ejemplo

Anlisis temporal. Ejemplo

Anlisis temporal. Azares

Al hacer el anlisis temporal de un circuito teniendo en cuenta los retrasos de la puertas podemos encontrarnos con la aparicin de pequeos pulsos transitorios que hacen que la salida difiera de la esperada, es decir, de la obtenida de forma terica sin considerar los retrasos. Ejemplo:

F(a,b,c) = a b + ac

Diseo de circuitos combinacionales. Objetivos y conceptos bsicos

El diseo (o sntesis) de un circuito es el proceso inverso al anlisis: partiendo de una descripcin inicial de la tarea que realiza el circuito, habr de obtener:

la tabla de verdad, el K-mapa, la ecuacin booleana, el circuito.

Diseo de circuitos combinacionales. Objetivos y conceptos bsicos

Existen distintos criterios para determinar la calidad de un diseo

Coste del circuito. Depende de:

el nmero de componentes (puertas y conexiones). el nmero de componentes (circuitos integrados) tecnologa de los mismos (bipolar, MOS). tiempo de diseo. la tecnologa de las puertas. estructura del circuito (nmero de niveles).

Velocidad del circuito. Depende de:

Diseo de circuitos combinacionales. Objetivos y conceptos bsicos

Fiabilidad y testabilidad. Depende de:

la redundancia introducida. el uso de componentes fiables. Hay que reducir el tamao tanto en el diseo con CI (para tener placas ms pequeas) como en el diseo de CI (para que los chips tengan menor superficie). Depende del nmero de puertas, de la tecnologa empleada, etc.

Tamao.

Consumo de potencia.

Diseo de circuitos combinacionales. Objetivos y conceptos bsicos

No existe un mtodo sistemtico de diseo que optimice todos estos criterios. En nuestros diseos tendremos en cuenta los siguientes criterios:

Estructura en dos niveles (tres para simple ral) Uso de puertas AND, OR, NAND y NOR No considerar fan-in ni fan-out como restricciones. Reducir el coste:

Nmero de puertas: reduciendo el nmero de trminos producto en las s.p y el nmero de trminos suma en los p.s. Nmero de conexiones: reduciendo el nmero de entradas a las puertas.

Diseo de circuitos combinacionales. Pasos del proceso de diseo

1. Especificacin textual: En un diseo se parte de una descripcin en lenguaje natural de la tarea que se desea que realice el circuito a disear, esto suele ser el enunciado del problema. 2. Tabla de verdad. 3. K-mapa: A partir del K-mapa se reducir al mnimo la expresin algebraica. 4. Expresin algebraica mnima. 5. Implementacin del circuito.

Diseo de circuitos combinacionales. Realizaciones en dos niveles

Implicacin de funciones

Definicin: f1 implica a f2 si todos los mintrminos de f1 lo son tambin de f2. Si f1 implica a f2 => f2 incluye o cubre a f1

Diseo de circuitos combinacionales. Realizaciones en dos niveles

Ejemplo:
f1(x, y,z) = xy + yz f2(x,y,z) = xy + yz + xz

xyz 000 001 010 011 100 101 110 111

f1 0 0 0 1 0 0 1 1

f2 0 1 0 1 0 0 1 1

f1 implica a f2 f2 incluye o cubre a f1

Diseo de circuitos combinacionales. Realizaciones en dos niveles

Todo trmino producto de una funcin implica a la funcin, por eso se les denomina implicantes de la funcin. Ejemplo:
f(x,y,z) = xy + yz + xz xy, yz, xz son implicantes de la funcin.

Diseo de circuitos combinacionales. Realizaciones en dos niveles

Definicin: Todo trmino suma de una funcin es implicado por la funcin, por eso se les denomina implicadas de la funcin. Ejemplo:
f(x,y,z) = (x+y)(y+z)(x+z) (x+y), (y+z), (x+z) son implicadas de la funcin.

Diseo de circuitos combinacionales. Realizaciones en dos niveles

Definicin: se denominan trminos adyacentes a aquellos trminos suma o producto cuya expresin difiere en una nica variable.

Es fcil detectar los trminos adyacentes en el kmapa ya que corresponden a casillas adyacentes

Definicin. Implicante de orden 0: mintrmino Definicin. Implicada de orden 0: maxtrmino Definicin. Implicante de orden 1: trmino obtenido al sumar dos implicantes de orden 0 adyacentes. Definicin. Implicada de orden 1: trmino obtenido al sumar dos implicadas de orden 0 adyacentes.

Diseo de circuitos combinacionales. Realizaciones en dos niveles

Definicin. Implicante de orden n: trmino obtenido al sumar dos implicantes de orden n-1 adyacentes. Definicin. Implicada de orden n: trmino obtenido al sumar dos implicadas de orden n-1 adyacentes. En una funcin de n variables una implicante (implicada) de orden p produce un trmino producto (suma) de n-p variables.

Diseo de circuitos combinacionales. Realizaciones en dos niveles

Definicin. Implicante prima: implicante de una funcin que no est incluida en otra de orden superior. Definicin. Implicante prima esencial: si un mintrmino es cubierto slo por una implicante prima, dicha implicante se denomina esencial y el trmino se denomina distinguido. Definicin. Implicada prima: implicada de una funcin que no es implicada de otra de orden superior. Definicin. Implicada prima esencial: si un maxtrmino es implicado slo por una implicada prima, dicha implicada se denomina esencial y el trmino se denomina distinguido.

Diseo de circuitos combinacionales. Realizaciones en dos niveles

Definicin. Suma irredundante: Suma de productos de la que no puede eliminarse ningn trmino producto o variable sin modificar el valor de la expresin. Definicin. Producto irredundante: Producto de sumas del que no puede eliminarse ningn trmino suma o variable sin modificar el valor de la expresin.

Diseo de circuitos combinacionales. Mtodo de reduccin mediante el mapa de Karnaugh

Para cubrir todos los mintrminos (maxtrminos) de una funcin podramos coger todas las implicantes (implicadas) primas, sin embargo, hacindolo no obtendramos una expresin algebraica mnima. Definicin: un cubrimiento mnimo es aquel que tiene el menor nmero posible de implicantes (implicadas) primas, cubriendo todos los mintrminos (maxtrminos). Un cubrimiento mnimo proporciona una expresin algebraica mnima:

mnimo nmero de trminos (implicantes/implicadas) trminos con mnimo nmero de variables (implicantes/implicadas primas)

Diseo de circuitos combinacionales. Mtodo de reduccin mediante el mapa de Karnaugh

El objetivo del mtodo de reduccin mediante el mapa de Karnaugh es encontrar un cubrimiento mnimo de la funcin. En caso de existir varios cubrimientos mnimos se selecciona el de menor coste. Todo cubrimiento mnimo contendr a todas las implicantes (implicadas) primas esenciales. Por construccin, todo cubrimiento mnimo es una suma (producto) irredundante.

Diseo de circuitos combinacionales. Mtodo de reduccin mediante el mapa de Karnaugh

Procedimiento

Buscar todas las implicantes (implicadas) primas esenciales y seleccionarlas. Para ello, identificamos los trminos distinguidos. Si queda algn mintrmino (maxtrmino) por cubrir, se escoger el menor nmero de implicantes (implicadas) primas del mayor orden posible que los cubran.

Diseo de circuitos combinacionales. Mtodo de reduccin mediante el mapa de Karnaugh

Implementacin

La asociacin de implicantes lleva a una expresin de suma de productos que tiene una implementacin directa en dos niveles AND/OR o NAND/NAND. La asociacin de implicadas lleva a una expresin de producto de sumas que tiene una implementacin directa en dos niveles OR/AND o NOR/NOR.

Diseo de circuitos combinacionales. Mtodo de reduccin mediante el mapa de Karnaugh

Funciones incompletamente especificadas

Las inespecificaciones ayudan a simplificar la expresin de la funcin ya que permiten obtener implicantes (implicadas) de mayor orden a la vez que no hay necesidad de cubrirlas. Tratamiento:

No se tienen en cuenta a la hora de mintrminos o maxtrminos. Nunca se consideran trminos distinguidos. Se consideran 1 (0) al formar las implicantes (implicadas) de orden superior.