UNIVERSIDADE FEDERAL DE ITAJUB UNIFEI

ARQUITETURA DE PROCESSADORES

Douglas A. Bernardes Matheus F. B. Mina Juliana T. Ueda Jorge D. C. T. Junior Luciano A. Rezende Joo H. B. B. da Silva

Monografia realizada sob orientao do Prof. Carlos Minoru Tamaki

UNIFEI Itajub

2012

Douglas A. Bernardes Matheus F. B. Mina Juliana T. Ueda Jorge D. C. T. Junior Luciano A. Rezende Joo H. B. B. da Silva

ARQUITETURA DE PROCESSADORES

Monografia apresentado Universidade Federal de Itajub como trabalho da disciplina CCF230(Arquitetura e Organizao de Computadores III).

Itajub 2012
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RESUMO

Este trabalho sobre processadores e trata das principais arquiteturas, famlias e marcas que esto sendo utilizadas, como Intel, AMD e Arm. Tambm contm uma pequena histria sobre os processadores e onde estes foram utilizados no inicio.

ABSTRACT

This work is about processors and describes the major architectures, families and brands that are being used, like Intel, AMD and Arm. It also contained a short history of the processors and where they were used at the beginning.

SUMRIO

LISTA DE FIGURAS CAPTULO 1 - INTRODUO.....................................................................................08 CAPTULO 2 ARQUITETURAS.................................................................................09 2.1.1Arquitetura K8.......................................................................................................09 2.1.2 Comunicao na arquitetura AMD64...................................................................09 2.1.3 Caractersticas AMD64.......................................................................................10 2.1.4 Detalhes da arquitetura AMD64...........................................................................12 2.2.1ArquiteturaK10......................................................................................................15 2.2.2 Novas caractersticas da arquitetura K10.........................................................................16 2.2.3 Recursos de economia de energia........................................................................17 2.3.1 Arquitetura Bulldozer..........................................................................................19 2.3.2 Conjunto de instrues.......................................................................................19 2.3.3 O diagrama em blocos do processador................................................................19 2.3.4 As unidades de busca e decodificao.................................................................20 2.3.5 As unidades de execuo.....................................................................................20 2.3.6 O cache de memria L2.......................................................................................20 2.3.7 Gerenciamento de energia...................................................................................20 2.4.1 Arquitetura Pentium 6 gerao ..........................................................................21 2.4.2 - Pipeline do Pentium M.........................................................................................21 2.4.2 - Cache de Memria e Unidade de Busca:.............................................................22 2.4.3 - Buffer de Reordenamento:...................................................................................23

2.5.1 Intel Core Introduo:............................................................................23

2.5.2 - Cache de Memria e Unidade de Busca:.............................................................23 2.5.3 - Decodificador de Instrues: Fuso de instrues:..............................................24 2.5.4 - Unidades de Execuo:........................................................................................24 2.5.5 - Caminho Interno de 128bits:................................................................................25 2.5.6 - Desambiguao da Memria:...............................................................................25 2.5.7 - Chaveamento Eltrico Avanado:........................................................................25

2.6.1 - Intel Nehalem:...........................................................................................26 2.6.2- Introduo Nehalem:..................................................................................26

2.6.3. - Controlador de Memria Integrado:..................................................................26 2.6.4. - Cache de Memria:.............................................................................................26 2.6.5 Pipeline do Processador: ....................................................................................27 2.6.6. - Modo Turbo e Outros Recursos:.........................................................................27

2.7.1. - Intel SandyBridge:...................................................................................28 2.7.2. Introduo SandyBridge:.................................................................................28

2.7.3. - Aprimoramentos do Pipeline do processador:....................................................28 2.7.4. - Conjunto de instrues AVX:.............................................................................29 2.7.5. - Arquitetura em Anel:..........................................................................................29 2.7.6. - Nova Gerao da Tecnologia Turbo Boost:.......................................................30
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2.7.7. - Processador de Vdeo Integrado..........................................................................30

2.8.1. Intel Atom...................................................................................................31

2.8.2. Introduo Atom:.......................................................................................31 2.8.3. - Microarquitetura:.................................................................................................31 2.8.4. - Chipset:................................................................................................................32 2.9. Arquitetura ARM:.....................................................................................................33 2.9.1. Introduo:.............................................................................................................33 2.9.2. Conjunto de Instruo:...........................................................................................33 2.9.3. Modos de execuo:..............................................................................................34 2.9.4. Registradores:........................................................................................................34 2.9.5. Tipos de instrues:...............................................................................................35 2.9.6. Memria:...............................................................................................................36 2.9.7.Pipeline:..................................................................................................................37 2.9.8. Extenses da Arquitetura ARM:............................................................................38 2.9.9. Geraes de Processadores ARM:.........................................................................38 2.9.9.1 Cortex A8:...........................................................................................................39 2.9.9.2 Cortex A9:...........................................................................................................40 CAPTULO 3 - CONCLUSO......................................................................................41 REFERNCIAS BIBLIOGRFICAS............................................................................42

LISTA DE FIGURAS Figura 2.1.1 - Arquitetura usadas pelos processadores AMD64.....................................09 Figura 2.1.2 - Como os barramentos HyperTransport esto conectados dentro do processador......................................................................................................................10 Figura 2.1.3 - Controlador de memria na prpria CPU..............................................11 Figura 2.1.4 - Arquitetura do AMD64...........................................................................11 Figura 2.1.5 - Arquitetura AMD64 em detalhes..............................................................12 Figura 2.1.6 - Decodificador da arquitetura AMD64......................................................13 Figura 2.1.7 - Unidades de execuo da arquitetura AMD64.........................................14
Figura 2.2.1Aprimoramentos.............................................................................................15 Figura 2.2.2 - Caractersticas novas.....................................................................................16

Figura 2.2.3 - Arquitetura K10 - AMD Balanced Smart Cache......................................17 Figura 2.2.4 - Arquitetura K10 - AMD Memory Optimizer Technology.......................17 Figura 2.2.5 - Arquitetura K10 (Split-Plane)...............................................................18 Figura 2.3.6 - Diagrama de blocos do processador Bulldozer.........................................19 Figura 2.4.1 Pipeline Pentium III.................................................................................22 Figura 2.4.2 Como o buffer de reordenamento trabalha...............................................23 Figura 2.7.1 Evoluo das arquiteturas........................................................................27 Figura 2.9.4 - Diagrama dos registradores em relao os modos de execuo...............35 Figura 2.9.5 - Sequncia de acesso a memria...............................................................36 Figura 2.9.7: Representao do pipeline do Intel XScale...............................................37 Figura 2.9.9.: Diversos processadores ARM...................................................................39

1. INTRODUO Um microprocessador, popularmente chamado de processador, incorpora as funes de uma unidade central de computador (CPU) em um nico circuito integrado, ou no mximo alguns circuitos integrados. Microprocessadores operam com nmeros e smbolos representados no sistema binrio. Basicamente um processador trabalha realizando um ciclo de busca, decodificao e a execuo de instrues contidas na memria. Todos os computadores usados atualmente utilizam os processadores, segundo o modelo de Von Neumann que possui basicamente componentes como a memria, a Unidade de Controle, a Unidade Aritmtica e Lgica e a Unidade central de Processamento. Os primeiros processadores remontam da poca de 1970, tinham clock de dezenas de kHz, podiam processar alguns milhares de instrues por segundo, e possuam alguns milhares de transistores, porem hoje j se atingiu clocks na casa dos 7 GHz e poder de processamento de dezenas de bilhes de instrues por segundo com centenas de milhes de transistores em uma mesma pastilha. Como grandes nomes na produo de processadores hoje tm a Intel com os Corei3, Corei5, Corei7 e a AMD com Phenom, Phenom II e a ARM.

2. ARQUITETURAS

2.1.1Arquitetura K8 A arquitetura K8, tambm conhecida com AMD64 ou Hammer difere principalmente das outras mais antigas pelo fato do controlador de memria estar embutido no processador e no no chip ponte norte [1].

Figura 2.1.1 - Arquitetura usadas pelos processadores AMD64 Fonte: http://www.clubedohardware.com.br/artigos/1213 2.1.2 Comunicao na arquitetura AMD64: A comunicao entre processadores AMD64, chipsets, perifricos de entrada sada feito atravs do barramento HyperTransport, que um barramento de alta velocidade.Os barramentos HyperTransport esto conectados dentro do processador da seguinte maneira:

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Figura 2.1.2 - Como os barramentos HyperTransport esto conectados dentro do processador. Fonte: http://www.clubedohardware.com.br/artigos/Por-Dentro-da-ArquiteturaAMD64/1213/2 O Crossbar presente em processadores AMD64 responsvel por encaminhar dados de e para o processador, memria e barramentos HyperTransport. A interface de pedidos do sistema tambm conhecida como fila de pedidos do sistema (SRQ, System Request Queue). APIC o controlador de interrupo avanado. A figura esta considerando um processador com dois ncleos[1]. 2.1.3 Caractersticas AMD64: 16 registradores de uso geral com 64 bits. 8 registradores MMX/Ponto flutuante com 64 bits. 16 registradores XMM de 128 bits. Controlador de memria embutido no processador.

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Figura 2.1.3 - Controlador de memria na prpria CPU Fonte: www.ic.unicamp.br/~rodolfo/Cursos/mc722/2s2004/g07-amd64apresentacao.ppt

Possibilidade de transio para 64 bits[3]. Cache L1 de 64 KB de instrues, e 64 KB de cache L1 de dados, cache de memria L2 varia de acordo com o processador.

Figura 2.1.4 - Arquitetura do AMD64 Fonte: www.ic.unicamp.br/~rodolfo/Cursos/mc722/2s2004/g07-amd64apresentacao.ppt

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2.1.4 Detalhes da arquitetura AMD64:

Figura 2.1.5 - Arquitetura AMD64 em detalhes Fonte: www.ic.unicamp.br/~rodolfo/Cursos/mc722/2s2004/g07-amd64apresentacao.ppt Fecth 2 - transit: Faz parte da etapa de busca, tambm chamada de transito por ser responsvel por mover os dados dentro do processador. Pick ou Pega: Neste estgio os 128 bits enviados pela unidade de busca so armazenados no buffer. Aqui tambm decidido para qual decodificador a instruo x86 ser enviada. Decode ou Decodificador: Aqui as instrues x86 so convertidas em macro-ops que o ncleo do processador consegue entender. Demora 2 estgios. Pack ou Empacotamento: Pares de macro-ops so fundidos em um nico macro-op. Decode ou Decodificador: Mais algumas decodificaes so feitas aqui, antes de mandar a macro-op para a unidade de controle.

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Figura 2.1.6 - Decodificador da arquitetura AMD64 Fonte: http://www.clubedohardware.com.br/artigos/Por-Dentro-da-ArquiteturaAMD64/1213/7

Scheduler ou Agendador: Os macro-ops so agendados para sem executados. AGU/ALU/FPU: Onde as instrues so executadas. A arquitetura AMD64 possu trs unidades de lgica e aritmtica ALU, trs unidades de gerao de endereos AGU, e trs de ponto flutuante FPU. Level 1 Data cache: Os dados gerados pelas unidaddes de execuo so enviados para cach L1 de dados e os registradores so restaurados[1].

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Figura 2.1.7 - Unidades de execuo da arquitetura AMD64 Fonte: http://www.clubedohardware.com.br/artigos/Por-Dentro-da-ArquiteturaAMD64/1213/9

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2.2.1 Arquitetura K10 A arquitetura k10 baseada na arquitetura K8, s que com algumas caractersticas novas e aprimoramentos. Exemplos de processadores com arquitetura k10 so Phenom e Opterom. Aprimoramentos na arquitetura K10:

Figura 2.2.1 Aprimoramentos Fonte: http://www.clubedohardware.com.br/artigos/1408 460 Milhes de transistores. Instrues SSE128 bits. Unidade de busca capaz de pegar 32 bytes por pulso de clock. Decodificao mais rpida de instrues populares. Execuo fora de ordem.

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2.2.2Novas caractersticas da arquitetura K10:

Figura 2.2.2 Caractersticas novas Fonte: http://www.clubedohardware.com.br/artigos/1408

A arquitetura K10 adiciona uma memria cache L3 compartilhada entre os ncleos, dentro do processador.

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Figura 2.2.3 - Arquitetura K10 - AMD Balanced Smart Cache Fonte: http://www.clubedohardware.com.br/artigos/Por-Dentro-da-Arquitetura-K10-daAMD/1408/2 O controlador de memria da arquitetura K10 permite que o processador carregue um dado da memria que no seja de endereo adjacente, assim dados que no sejam necessrios no sero carregados[2].

Figura 2.2.4 - Arquitetura K10 - AMD Memory Optimizer Technology Fonte: http://www.clubedohardware.com.br/artigos/Por-Dentro-da-Arquitetura-K10-daAMD/1408/3
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A figura acima exemplifica a tecnologia de otimizao de memria, supondo que precise multiplicar um dado A pelo dado F que no estejam em endereos adjacentes, em memria de tamanhos iguais, o controlador de memria com atecnologia de otimizao de memria vai ser mais eficiente porque ela vai precisar fazer somente uma busca para pegar os dados A e F, sem carregar dados desnecessrios, j o controlador de memria que no possui essa funo ter que fazer duas buscas, carregando ainda os dados B e E que no sero usados, tornando esta menos eficiente[2]. 2.2.3 Recursos de economia de energia A arquitetura K10 introduziu ainda novas funcionalidades visando a economia de energia, como: Independent Dynamic Core Technology, ou tecnologia de ncleo dinmico independente, se baseia nos processadores trabalharem em clocks diferentes. AMD CoolCore Technology, ou tecnologia CoolCore, permite ao processador desligar partes que no estejam sendo usadas. Dual Dynamic Power Management, ou gerenciamento eltrico dinmico duplo, permite ao processador e ao controlador de memria ter tenses de alimentao diferente, conhecido informalmente como Split-Plane[2].

Figura 2.2.5 - Arquitetura K10 (Split-Plane) Fonte: http://www.clubedohardware.com.br/artigos/Por-Dentro-da-Arquitetura-K10-daAMD/1408/4

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2.3.1 Bulldozer A arquitetura Bulldozer a arquitetura da AMD que comeou a ser usada a partir de 2011. Ela herdou da AMD64 as seguintes caractersticas: controlador de memria integrado e o barramento HyperTransport[4]. 2.3.2 Conjunto de instrues: SSE4.1 e SSE4.2 AVX AES LWP

2.3.3 O diagrama em blocos do processador: A fim de aperfeioar o processador e reduzir os custos, foram criados dois ncleos que compartilha alguns recursos. No sendo completamente independentes.

Figura 2.3.6 - Diagrama de blocos do processador Bulldozer

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Fonte: http://www.clubedohardware.com.br/artigos/Por-Dentro-da-Arquitetura-AMDBulldozer/2063/3

2.3.4 As unidades de busca e decodificao: A unidade de busca responsvel por pegar a prxima instruo a ser decodificada da memria RAM ou cache. Os programas para PCs so escritos usando instrues x86, mas atualmente a unidade de execuo do processador s entende instrues proprietrias RISC. Portando a unidade de decodificao responsvel por converter instrues x86 do programa em microinstrues RISC, que so o tipo de instrues entendidas pela unidade de execuo do processador[4]. 2.3.5 As unidades de execuo: EX, MUL EX, DIV AGen MMX 128-bit FMAC 2.3.6 O cache de memria L2: A arquitetura Bulldozer ter uma cache de memria L2 compartilhado por cada dois ncleos. Ela utilizar uma arquitetura associativa de 16 vias, com um buffer de tradues de endereos. 2.3.7 Gerenciamento de energia: Na arquitetura Bulldozer, a AMD incluiu alguns recursos como o chaveamento de circuitos ("power gating"), que permite ao processador simplesmente cortar alimentao de unidades que no esto sendo usadas para economizar energia. Tambm foi criado um recurso para medir a atividade do processador para estimar a energia que est sendo dissipada [4].

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2.4.1 Arquitetura Intel Pentium 6 Gerao A arquitetura Intel P6 (6 gerao) a arquitetura utilizada nos processadores Pentium Pro, Pentium II e Pentium III. Esta arquitetura diferente da arquitetura do Pentium 4, que possui vrias caracteristicas diferentes. Falaremos aqui, da arquitetura do Pentium M que uma arquitetura voltada para o mercado de nootebooks. Algumas das principais diferenas entre o Pentium M e o Pentium III(seu antecessor):

Externamente, o Pentium M trabalha igual a um Pentium 4, transferindo quatro dados por pulso de clock. Esta tcnica chamada de QDR (Quad Data Rate) e faz com que o barramento local tenha um desempenho quatro vezes maior que seu clock atual. Cache de memria L1: dois caches de memria L1 de 32KB, um para dado e um para instruo ( O Pentium III possua dois caches L1 de 16KB) Suporte a instruo SSE2 Cache L2 de 1MB nos modelos de 130nm ou 2MB nos modelos de 90nm. O Pentium III tinha um cache de at 521KB. Previso de desvio avanada: O circuito de previso de desvios foi redesenhado Fuso das microinstrues: o decodificador de instrues funde duas microinstrues em uma nica microinstruo de modo a economizar energia e melhorar o desempenho. Tecnologia Enhanced SpeedStep, que permite que o processador diminua seu clock em tempos ociosos de modo a economizar energia. 2.4.2 Pipeline do Pentium M

O pipeline uma lista de estgios que necessitam ser executados para que uma instruo seja executada. No Pentium M no se sabe ao certo seu pipeline, mas como uma arquitetura baseada na 6 Gerao, podemos tomar como base o pipeline do Pentium III. O Pentium III possui um pipeline de 11 estgios, abaixo falaremos sobre alguns estgios[5].

Busca Estgio 1(IFU1): Carrega uma linha de 32 bytes (256bits) do cache L1 de instruo e armazena no Cache L1 de pr-busca. Busca Estgio 2 (IFU2): Identifica os limites de instrues dentro de 16bytes (128bits). Como as instrues x86 no tem tamanho fixo, este estgio marca onde comea e onde termina cada instruo dentro dos 16bytes carregados. Se houver alguma instruo de desvio dentro destes 16bytes, seu

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endereo armazenado no buffer de destino (BTB) de forma que o processador possa utilizar esta informao posteriormente.

Busca Estgio 3(IFU3): Separa as instrues para serem entregues ao decodificador mais apropriado, existem trs tipos de decodificadores. Decodificao Estgio 1(DEC1): decodifica uma instruo x86 em uma microinstruo RISC. Decodificao Estgio 2(DEC2): Passa a microinstruo para a fila de instrues decodificadas, que capaz de armazenar at seis microinstruces. Se a instruo x86 tiver sido convertida em mais de seis microinstrues, esse passo ter de ser repetido de forma a colher as microinstrues que ficaram faltando. Renomeamento de Registradores: Como a microarquitetura P6 implementa execuo fora de ordem, o valor de um dado registrador pode ser alterado por uma instruo executada antes de seu lugar correto no fluxo do programa. Para resolver esse problema o nome do registrador original usado pela instruo trocado por um dos 40 registradores internos da arquitetura P6. Buffer de Reordenamento: Neste estgio, trs microinstrues so carregadas para o buffer de reordenamento. Se todos os dados para execuo de uma microinstruo estiverem disponveis e se houver uma posio disponvel na fila de microinstrues, ento a microinstruo copiada para a fila de execuo da unidade de reversa. Envio: Se a microinstruo no foi enviada para a unidade de reserva, isto feito. A microinstruo enviada para a unidade de execuo apropriada. Execuo: A microinstruo executada na unidade de execuo apropriada. Retirada 1(RET1): Verifica no buffer de reordenamento se h microinstrues que podem ser marcadas como executadas. Retirada 2(RET2): Atualiza os registradores quando todas as microinstrues da instruo x86 anterior foram retiradas do buffer de reordenamento e quando as microinstrues baseadas na instruo x86 atual j foram executadas[5].

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Figura 2.4.1 Pipeline Pentium III Fonte: http://www.clubedohardware.com.br/artigos/Por-Dentro-da-Arquiteturado-Pentium-M/1202/2 2.4.2 - Cache de Memria e Unidade de Busca: O cache L2 do Pentium M pode ter dois tamanhos, 1MB ou 2MB, dependendo do modelo do processador. O cache L1 divido em 32KB para instrues e 32KB para dados. A unidade de busca divida em trs estgios. Ela carrega uma linha (32bytes, 256bits) do cache L1 de instrues e armazena no buffer de pr-busca. Ento o decodificador de comprimento de instruo identifica os limites da instruo. Este estgio marca onde comea e onde termina cada instruo. Ento, o estgio de alinhamento do decodificador separa as instrues para serem entregues ao decodificador apropriado. 2.4.3 - Buffer de Reordenamento: As intrues x86 e microinstrues resultantes so transferidas entre os estgios do processador, na mesma ordem que foram aparecendo no programa executado. At agora isto que ocorre. Ao chegar no Buffer de Reordenamento, as microinstrues podem ser carregadas e executadas fora de ordem pelas unidades de execuo. Aps serem executadas as instrues so mandadas de volta para o buffer de reordenamento. Ento, na unidade de retirada, as microinstrues executadas so retiradas do buffer de reordenamento na mesma ordem que entraram, ou seja, removidas em ordem.

Figura 2.4.2 Como o buffer de reordenamento trabalha Fonte: http://www.clubedohardware.com.br/artigos/Por-Dentro-da-Arquitetura-doPentium-M/1202/5

2.5.1Intel Core Introduo

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A arquitetura Intel Core baseada na arquitetura do Pentium M, com algumas novas caractersticas. Apesar do nome, no tem nada a ver com os processadores Core Solo e Core Duo. O Core Solo nada mais do que um Pentium M com tecnologia de 65nm e o Core Duo uma verso de 2 ncleos do Pentium M com a mesma tecnologia. A arquitetura Core tem um pipeline de 14 estgios. 2.5.2 - Cache de Memria e Unidade de Busca: O cache uma memria de alta velocidade que est junta ao processador, usada para armazenar dados que o Processador possa precisar. Se o dado requisitado no estiver no cache, o processador ter de busca-lo na memria principal (Memria RAM) que pode reduzir o desempenho. A Arquitetura intel Core foi criada com o conceito de mltiplos ncleos em mente, ou seja, mais de um ncleo de processamento dentro de um nico processador fsico. O processador Pentium D uma verso de 2 ncleos do Pentium 4, cada ncleo tinha seu cache L2 de memria. O problema que em um dado momento, o espao de armazenamento de um dos caches L2 pode acabar enquanto o cache L2 do outro ncleo pode conter espaos vazios ou partes no usadas. Na arquitetura Core o cache L2 compartilhado, o que significa que ambos os ncleos podem acessar este cache, configurando dinamicamente a quantidade que cada ncleo usar. Outra novidade a pr-busca compartilhada. Quando um controlador carregar um dado ou um bloco de dados para ser usado pelo primeiro ncleo, o segundo ncleo tambm pode usar os dados j carregados no cache. A Intel tambm aprimorou a unidade de pr-busca, que procura por padres utilizados pelo processador na busca de dados na memria, com o objetivo de tentar adivinhar qual dador o processador carregar, copiando-o antecipadamente para o cache de memria antes que o processador realmente precise dele. 2.5.3 - Decodificador de Instrues: Fuso de instrues: Um novo conceito foi introduzido junto com a Arquitetura Core: Fuso de Instrues. Fuso de instruo a capacidade de combinar duas instrues x86 em apenas uma microinstruo. Isso aumenta o desempenho e diminui o consumo do processador. Este esquema, no entanto, limitado a instrues de desvio condicional e de comparao. Por causa da fuso de instrues, o decodificador de instrues pode pegar cinco instrues por vez da fila de instrues, apesar de ele apenas poder decodificar quatro instrues por pulso de clock. 2.5.4 - Unidades de Execuo: A arquitetura Core possu 5 portas de envio, sendo 3 utilizadas para enviar microinstrues para a unidade de execuo. Isso significa que os processadores Cores consegue enviar 3 instrues para serem executadas por pulso de clock. O intel Core possu ainda uma unidade de Ponto Flutuante e uma ALU(Unidade de Lgica e Aritmtica) extras em relao a Arquitetura Pentium M. Ainda encontramos as seguintes unidades de execuo na Arquitetura Core: IEU: Unidade de Execuo de Instruo, onde as instrues comuns so executadas. Instrues comuns so chamadas tambm de instrues inteiras.
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JEU: Unidade que processa e executa os devios(Jump Exception Unit). FPU: so responsveis por executar instrues MMX e SSE e operaes matemticas com nmeros de ponto flutuante. Nesta arquitetura as FPUs no so completas, j que alguns tipos de instrues(FPmov, FPadd, FPmul) podem ser executados por apenas por certas FPUs. FPadd: executa instruo de adio de nmeros de ponto flutuante. FPmul: executa instruo de multiplicao de nmeros de ponto flutuante. FPmov: Instrues para carregar e copiar um registrador FPU. LOAD: Unidade de carga, processa instrues que solicitam dados a serem lidos da memria RAM. STORE: Unidade de armazenamento de dados, executa instrues que solicitam dados a serem escritos na memria. 2.5.5 - Caminho Interno de 128bits:

A arquitetura Core possui um caminho de dados real de 128bits. Isto faz com que esta arquitetura seja mais rpida para processar instrues que manipulem dados de 128bits. A intel chama este recurso de Advanced Digital Media Boost. 2.5.6 - Desambiguao da Memria: uma tcnica utilizada para acelerar a execuo de instrues relacionadas a memria. O que a unidade de desambiguao faz localizar e executar instrues relacionadas a memria que podem ser executadas fora de ordem, acelerando a execuo do programa. 2.5.7 - Chaveamento Eltrico Avanado: Esta tecnologia nova permite que o processador desligue unidades que no estejam sendo utilizadas no momento. Esta tecnologia permite ainda que o processador possa desligar partes especificas dentro de cada unidade do processador de modo a economizar energia, para dissipar menos calor e otimizar a utilizao da bateria (em caso de notebooks).

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2.6.1 Intel Nehalem 2.6.2 Introduo:

Os processadores Nehalem so baseados na arquitetura Core. Esses processadores baseados com nova arquitetura tem um controlador de memria DDR3 integrado de trs canais, trs nveis de cache, tecnologia Hyper-Threading alm de um novo barramento externo chamado QuickPath. Abaixo uma lista de alguns dos principais recursos da arquitetura Nehalem: Baseado na arquitetura Intel Core De dois a oito ncleos. Controlador de memria DDR3. Caches L2 individuais de 256KB Cache de Memria L3 de 8MB Novo conjunto de instrues SSE 4.2 Tecnologia Hyper-Threading Modo Turbo(overclock automtico)

2.6.3. - Controlador de Memria Integrado: Os processadores baseados na arquitetura Nehalem tm um controlador de memria integrado e, portanto, tm dois barramentos: um barramento de memria para conectar processador memria e um barramento de entrada e sada para conectar o processador ao mundo externo. Esta mudana aumenta o desempenho do micro pois agora existem dois caminhos de dados separados para conectar o processador memria e o acesso a memria mais rpido j que o processador no precisa se comunicar com um controlador externo. O novo barramento externo chamado de QuickPath Interconnect e oferece dois caminhos de dados separados(um para transmisso e outro para a recepo dos dados) para o processador se comunicar com o chipset ou com outros processadores. O controlador de memria integrado nos processadores baseados nesta arquitetura oferece trs canais de memria, o que significa que ele capaz de acessar trs mdulos de memrias ao mesmo tempo, aumentando assim o desempenho. Com o modo de trs canais o processador a memria a 192bits por vez(3x 64), isso se os trs mdulos de memria tiverem sendo utilizados [6].

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2.6.4. - Cache de Memria: O processador Intel Nehalem tem caches L2 individuais para cada ncleo, assim como os processadores da arquitetura AMD Phenom e um cache L3 compartilhado. Cada cache L2 ter 256KB e o cache L3 tem 8MB. O cache L1 tem 64KB (32 KB para instrues e 32KB para dados)[6]. 2.6.5 - Pipeline do Processador: A arquitetura do processador Nehalem baseada na arquitetura do processador Core 2 Duo, adicionados alguns aprimoramentos. A microarquitetura Nehalem aumenta a capacidade de fuso de instrues de duas formas; a primeira adicionando suporte a vrias instrues condicionais e a segunda a fuso das instrues usada nos modos 32 e 64bits. Na arquitetura Nehalem o Loop Stream detector,um pequeno cache que de 18 instrues entre as unidades de busca e de decodificao, que ajuda no processamento de loops, foi movido para aps a unidade de decodificao de instrues.Portanto, em vez de armazenar instrues x86, ele guarda at 28 microinstrues. Isto faz com que o desempenho seja aumentado durante a execuo de um lao de repetio. Alm disso, esta microarquitetura adicionou dois buffers extras, um segundo buffer de traduo de endereos(TLB, Translation Look-aside Buffer, com 512 entradas) e um segundo buffer de desvios(BTB). O TLB uma tabela usada pelo circuito de memria virtual para converso de endereos fsicos em virtuais [6]. 2.6.6. - Modo Turbo e Outros Recursos: O modo turbo uma tecnologia que permite ao processador aumentar o clock dos ncleos ativos. O processador far um overclock dos ncleos ativos at que o processador atinja o mximo TDP. Outro dos principais recursos do Nehalem o Hyper-Threading. Esta tecnologia permite que cada ncleo do processador seja reconhecido como dois processadores. Desta forma, se voc tem um processador Core i7 com quatro ncleos, o sistema operacional o reconhecer como sendo um processador de oito ncleos [6].

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2.7.1. Intel SandyBridge

2.7.2. Introduo: SandyBrige a nova arquitetura que a Intel ir utilizar em seus processadores a partir de 2011. uma evoluo da arquitetura Nehalem. Evoluo das arquiteturas:

Figura 2.7.1 Evoluo das arquiteturas Fonte: http://www.clubedohardware.com.br/artigos/Por-Dentro-da-MicroarquiteturaIntel-Sandy-Bridge/2146/6 Algumas caractersticas da arquitetura SandyBridge esto abaixo: Ponte Norte(Controlador de Memria, Vdeo e PCI Express) est integrada no mesmo chip. Novo cache de microinstrues decodificadas(cache L0 capaz de armazenar 1536 microinstrues, que gira tem torno de 6kB) Cache L1 de instrues de 32kB e cache L1 de dados de 32kB por ncleo. O cache L2 foi renomeado para Cache Intermedirio com 256kB por ncleo. O Cache L3 foi renomeado para Cache de Ultimo Nvel e no mais unificado, e compartilhado entre os ncleos do processador e do processador de grfico. Nova gerao da tecnologia Turbo Boost. Controlador de vdeo aprimorado. Controlador de memria DDR3 de dois canais redesenhado, suportando memrias at DDR3 -1333. 2.7.3. - Aprimoramentos do Pipeline do processador:
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O processador SandyBridge suporta, assim como outras arquiteturas da Intel, a fuso de instruo quanto a fuso de microinstrues. Isto permite diminuir duas instrues em apenas uma microinstruo, e permite ainda que duas microinstrues possam se fundirem em apenas uma(fuso de microinstrues). O que completamente novo a adio de um cache de microinstruo decodificadas capaz de armazenar 1536 microinstrues(cerca de 6kB). Isto ajuda na execuo de loops, j que o processador no precisa decodificar novamente a instruo x86 , elas j esto decodificadas no cache, o que economiza tempo e aumenta desempenho. Quando um cache de microinstrues utilizado, o processador coloca o cache L1 e os decodificadoes para dormir, economizando energia e dissipando menos calor. A unidade de previso de desvio foi redesenhada e o tamanho do buffer de destino de desvio foi dobrado em relao a arquitetura Nehalem. Aumentar esse buffer permite que este circuito carregue antecipadamente ainda mais instrues, aumentando o desempenho do processador. O agendador utilizado na arquitetura SandyBridge semelhante ao utilizado na arquitetura Nehalem, com seis portas de despacho, trs delas utilizadas pelas unidades de execuo e trs usadas pelas unidades de memria[7]. 2.7.4. - Conjunto de instrues AVX: As instrues AVX(Advanced Vector Extensions) utilizam o mesmo conceito SIMD(Simple Instruction Multiple Data ou Instrues simples com Vrios Dados) introduzido com o conjunto de instrues MMX. Este conceito consiste em utilizar um registrador muito grande, para armazenar dados pequenos e ento, processa-las todas de uma vez. O conjunto de instrues AVX traz 12 novas instrues e aumenta o tamanho dos registradores XMM de 128bits para 256bits[7]. 2.7.5. - Arquitetura em Anel: Os processadores SandyBridge tero uma arquitetura em anel, para que seus componentes possam se comunicar. Quando um componente quer se comunicar com o outro, ele coloca a informao no anel para que ela chegue at o componente destido, porm os componentes no se comunicam diretamente, toda comunicao feita atravs do anel. Os componentes que utilizam o anel so: Ncleos de Processamento. Cada cache de memria L3(Cache de ltimo nvel) Agente do sistema (Controlador de memria integrado, controlador do barramento PCI Express, unidade de controle de alimentao, vdeo 2D) Processador de Vdeo 3D.

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 importante dizer que o anel est fisicamente localizado acima dos caches de memria (como um telefrico). Alm disso, cada cache L3 no est ligado a um ncleo do processador em particular. Qualquer ncleo pode utilizar qualquer um dos caches. Existem, na verdade, quatro anis: anel de dados(data), anel de requisio(request), anel de confirmao(acknowledge) e anel de verificao(snoop). Eles trabalham no mesmo clock interno do processador[7]. 2.7.6. - Nova Gerao da Tecnologia Turbo Boost: Turbo Boost uma tecnologia que faz automaticamente um overclock no processador quando este demanda mais poder de processamento. Na arquitetura SandyBridge esta tecnologia foi revisada para permitir ao processador exceder seu TDP(Thermal Design Power) por at 25 segundos, isto , dissipar mais calor do que o oficialmente permitido. Isto possvel porque o dissipador de calor e os componentes ainda esto frios. Alm disso, os ncleos do processador e o processador de vdeo compartilham entre eles o TDP[7]. 2.7.7. - Processador de Vdeo Integrado. O processador de vdeo integrado possui um motor DirectX 10.1. Ele est fisicamente na mesma pastilha de silcio do processador, em vez de uma pastilha separada. Outra inovao que o processador grfico pode usar o cache L3 (LLC) para armazenar dados, especialmente texturas, fazendo assim com que o desempenho 3D aumente [7].

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2.8.1. Intel Atom

2.8.2. - Introduo O atom um processador da Intel que dissipa pouco calor, voltados para notebooks e dispositivos mveis com acesso a internet(chamados de MIDs pela intel). Existem dois tipos de processadores Atom, o Atom das sries 2xx e N2xx, os primeiros voltados para o mercado de notebooks e a srie Z5xx,e o ultimo voltado para os MIDs, este ultimo tendo um chipset fisicamente menor que os anteriores. As principais caractersticas do processador Atom so as seguintes: Compatibilidade total com o conjunto de operaes x86, o que significa que ele pode rodar programas e sistemas operacionais para PCs. Baixssima dissipao trmica (TDP): 4W para o modelo 230 e 2,7W para o modelo N270.

Tecnologia Hyper-Threading. Tecnologia de Virtualizao. Conjunto de instrues SSE3. Clock externo de 400MHz ou 533MHz. Caminho de dados interno de 128 bits. Tamanho do Cache Dinmico: capacidade de desligar pores do cache de memria quando o processador entra no modo de economia. Pipeline de 16 estgios. Fabricado com tecnologia de 45nm.

2.8.3. - Microarquitetura: O Atom baseado numa nova arquitetura contendo o mesmo conjunto de instrues x86 presentes nos processadores baseados na arquitetura Core. Uma das principais diferenas entre o processador Atom e os processadores usados em PCs que ela executa microinstrues em ordem, assim como no Pentium Pro e Pentium II. O Atom capaz de decodificar duas intrues por cada pulso de clock. O Atom tem um pipeline de 16 estgios, que mais longo do que os dos processadores Core 2. Isso permite uma eficincia energtica maior, porque mais unidades podem ser espalhadas pelo chip, assim, o calor melhor distribudo entre os componentes .Outra vantagem que, com um pipeline maior, consegue-se obter clocks mais elevados. Outro recurso encontrado no Atom o caminho de dados verdadeiramente de 128 bits. Nos processadores anteriores, o caminho de dados era de 64bits. Isso era um problema j que os registradores MMX (registradores de instrues SSE) tinham 128bits. Portanto, uma instruo SSE para ser executada, esta operao tinha de ser quebrada em
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duas instrues de 64bits. O caminho de dados de 128bits faz com que o Atom seja mais rpido para processar instrues SSE que manipulam dados de 128bits. Os processadores Atom tem um cache de instrues L1 de 32KB, 24KB de cache de dados L1 e um cache L2 de 512KB. Eles no tm um controlador de memria integrado e por essa razo os tipos e capacidades de memria so definidas pelo chipset e no pelo processador [8]. O Atom ainda possui a tecnologia de Hyper-Threading, que a capacidade de usar unidades ociosas do processador para formar um segundo processador virtual. 2.8.4. - Chipset: Dependendo do modelo, o Atom pode trabalhar em conjunto com um chipset da classe Intel 945(Atom 2xx e N2xx) ou com o Intel US15W (Atom Z5xx). Como os chipsets Intel 945 usam dois chips relativamente grandes, os processadores usados nesse chipset so voltados aos notebooks j que eles no podem encaixar no pequeno espao fsico requerido por aplicaes menores. O chipset US15W uma soluo com apenas um chip permitindo que os processadores Atom sejam utilizados em MIDs. Ele usa um projeto relativamente novo e algumas caractersticas so [8]: Motor grfico com decodificador de vdeo de alta definio baseado em hardware e capacidade de grfico 3D, rodando a 200MHz(Intel Graphics Media Acelerator 500). Suporte para duas sadas de vdeo, uma interna para o dispositivo e outra externa. Elas podem funcionar como sadas independentes ou podem exibir a mesma imagem ao mesmo tempo.

Suporte para memrias DDR2 400 e DDR2 533 de at 1GB, nico canal. Controlador de udio de alta definio com resoluo de 32bits e taxa de amostragem de 192kHz Duas conexes PCI Express x1 Uma porta ATA-100 Trs portas SDIO

No possui portas SATA, j que os discos rgidos disponveis no estavam utilizando esta tecnologia e sim ATA.

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2.9. Arquitetura ARM. 2.9.1. Introduo: A arquitetura ARM foi criada pela Arcon Computers e teve sua primeira verso comercial lanada em 1986. Inicialmente a arquitetura ARM era denominada como Arcon RISC Machine, porm com a criao da ARM Ltda, ARM passou a significar Advenced RISC Machine. Hoje em dia administrada pela ARM Holdings. Esta arquitetura muito utilizada principalmente em IPhones, IPads, smartphones, calculadoras, perifricos e em sistemas embarcados. Suas principais caractersticas so:

Ser um processador RISC de 32 bits; Possuir 16 registradores de uso geral; Possuir um conjunto de instrues extensvel, utilizando coprocessadores; Possuir instrues de trs endereos; capaz de executar instrues de 16 bits utilizando a arquitetura Thumb; Possui o tamanho do ncleo reduzido; Possui at 16 coprocessadores lgicos; Conjunto grande e uniforme de registradores; Possui arquitetura de LOAD/STORE; Os campos so uniformes e possuem tamanho fixo; A maioria das instrues executada de forma condicional;

Ainda h algumas caratersticas interessantes como:

2.9.2. Conjunto de Instruo: Por ser uma arquitetura RISC, o modelo ARM possui uma implementao simples, possuindo um alto desempenho mesmo contendo um nmero reduzido de transistores consumindo tambm pouca energia e gerando pouco calor. Por esse motivo a arquitetura ARM utilizada em aparelhos mveis.

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2.9.3. Modos de execuo: Uma caracterstica importante da arquitetura ARM que ela pode operar em 7 modos de execuo: User: responsvel pela execuo de programas, este modo possuem restries de acesso aos registradores; Interrupt ( IRQ ): usado para interrupes de proposito geral; Fast Interrupt ( FIQ ): usado em aplicaes que necessitam de rpida transferncia de dados; Supervisor: Modo protegido para o sistema operacional; Abort: Implementa memria virtual e/ou proteo de memria; Undefinided: Suporta emulao de software de coprocessadores; System: Existente apenas apartir da verso 4, este modo pode executar tarefas privilegiais do Sistema Operacional; 2.9.4. Registradores: Os processadores ARM possuem 31 registradores de uso geral, todos de 32 bits, porm apenas 16 deles podem ser acessveis ao usurio, o resto so utilizados substituindo os 16 registradores por registradores especficos nos diferentes modos de operao que a arquitetura opera. Entre os 16 registradores existem dois importantes: R14 Link Register: pode ser visvel o tempo todo exceto quando houver uma instruo Branch and Link (BL), pois o R14 contm a instruo posterior ao BL; R15 Program Counter: possui o prximo endereo a ser buscado, contem o endereo atual e mais 8 bits; Pode-se usar o registrador R13 como Stack Pointer, mas apartir da terceira verso do ARM existem dois registradores de 32 bits que indicam o status:

CPSR Current Program Status Register contendo 5 bits de controle, 4 bits de condies de flags ( Negative, Overflow, Carry e Zero ), 2 bits de controle de interrupo e 1 bit de reconhecimento de instruo, diferenciando instrues ARM das instrues Thumb;

SPSR Saved Program Status Register: recolhe o contedo do CPSR durante uma exceo;
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Figura 2.9.4 . Diagrama dos registradores em relao os modos de execuo Disponvel em: http://www2.eletronica.org/artigos/eletronica-digital/bem-vindosao-mundo-de-32-bits 2.9.5. Tipos de instrues: Os processadores ARM possuem reduzido nmero de instrues, simples e bem especificas e que podem ser divididas em 6 tipos: Instrues Branch: Esto relacionadas com o fluxo de instrues realizadas pelo processador, elas so capazes de realizar desvios e trocas de instrues dos diferentes tipos de instrues presentes na tecnologia ARM como, por exemplo, o Thumb; Instrues de processamento de dados: So instrues referentes a clculos aritmticos e lgicos com dois registradores e armazenam o resultado em um terceiro registrador; Instrues de Registradores de Status: so duas instrues que movem os contedos entre registradores de status e de uso geral, a instruo MRS move de um registrador de status para um de uso geral , j a MSR realiza o inverso; Instrues de Load/store: so referentes movimentao de informao entre os registradores, podem realizar a troca de dados entre um registrador e um endereo de memria, podem carregar um ou vrios registradores;

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Instrues de Co-processadores: so responsveis pela comunicao entre o processador em si e os seus co-processadores, como transferncia de dados e ordens para o inicio de operaes; Instrues de gerao de Exceo: So instrues de exceo de aborto (BKPT), podendo causar um break point em uma rotina e interrupo (SWI) para chamadas no sistema; 2.9.6. Memria:
Por serem encontrados em diversas aplicaes, os requisitos de memria da arquitetura ARM variam e utilizam de recursos como: mltiplos tipos de memoria, caches, buffers de escrita, memoria virtual e etc. O Coprocessador utilizado para controlar os sistemas de memoria chamado de CP15, que possui ate 16 registradores de 32 bits que descrevem os tipos de acesso permitidos, a funcionalidade de cada acesso e alguns detalhes relevantes. A Unidade de Gerenciamento de Memoria (MMU em ingls) controla o acesso memoria externa, traduz o endereo virtual em endereo fsico e, alm disso, faz a checagem das permisses de acesso.

Figura 2.9.6: Sequncia de acesso a memria Disponvel http://www.ic.unicamp.br/~rodolfo/Cursos/mc722/2s2005/Trabalho/g20-arm.pdf em:

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2.9.7.Pipeline: No existe um padro de pipeline entre todos os modelos de processadores ARM, por exemplo, quanto ao nmero de estgios enquanto os processadores da arquitetura StrongARM que possuem cinco estgios, os processadores ARM Intel XScale possuem sete estgios, alm disso a freqncia de trabalho do XScale e utilizar dois mdulos o MAC pipeline responsvel por multiplicaes e o Memory pipeline que que realiza intrues Load/Store e carregam o cach. Ambos processos so paralelos execuo principal, que responsvel por instrues simples e lgicas aritmticas.

Figura 2.9.7: Representao do pipeline do Intel XScale. Disponvel http://www.ic.unicamp.br/~rodolfo/Cursos/mc722/2s2005/Trabalho/g20-arm.pdf em:

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2.9.8. Extenses da Arquitetura ARM: A arquitetura ARM possue algumas expanses em suas instrues, cada uma delas ajudam no processamento de determinadas tarefas, algumas delas so: Thumb: geralmente utilizada em sistemas embarcados, que no utilizam toda a extenso da palavra de 32 bits mas sim utilizando palavras de 16 bits. Instrues Thumb so responsveis pela melhoria de desempenho nessas aplicaes. A habilitao do modo Thumb ocorre atravez do uso do registrador CPSR que contem o bit T do modo Thumb. Thumb-2: extenso do modo Thumb que possibilita a utilizao de algumas instrues de 32 bits do modo ARM; Jazelle: extenso capaz de implementar Bytecodes Java de forma nativa em Hardware; Non: conjunto de instrues voltadas especialmente para aplicaes multimdia; 2.9.9. Geraes de Processadores ARM As primeiras geraes contem os processadores ARM7, ARM9 e ARM11. Os modelos ARM7 e ARM9 ainda so utilizados em aparelhos simples, uma vez que so baratos e extremamente fceis de programar. J o ARM11 foi muito utilizado entre 2007 e 2009 caindo em desuso. A segunda gerao possui os modelos mais atuais. Alm disso, possui mais fases em seu pipeline possvel utilizar frequncias acima de 1 GHz. O Cortex A5 o mais barato e simples e foi desenvolvido para substituir os ARM7, ARM9 e diversas aplicaes, com melhorias no consumo de energia, desempenho e potncia, mas mantendo a compatibilidade total.

Em teoria, essa nova arquitetura pode substituir a atual arquitetura x86 e x64, porm para isso ocorrer ser preciso que tanto os usurios, quanto as indstrias adotem esse novo modelo.

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Figura 2.9.9.: Diversos processadores ARM. Disponvel em: http://www.pcproject.com.br/arquitetura-arm-conheca-o-futurodesta-tecnologia-que-a-nvidia-adotou/18272 2.9.9.1 Cortex A8: O Cortex A8 o chip mainstream dentro da famlia, com duas unidades de processamento que processam as instrues em ordem, cache L1 de 64Kb dividido em dois blocos de 32Kb, cache L2 de 256Kb que pode ser expandida a 1Mb e um pipeline de 13 estagios que possibilita operar em frequncias mais altas de at 1GHz. A maior vantagem que o Cortex A8 possui sobre o ARM11 o desempenho, pois alm de operar a frequncias mais altas, seu desempenho de clock cerca de 60% superior, o que faz o desempenho seja duas vezes superior ao dos chips da gerao anterior. Graas a tcnica de 65nm, os chips Cortex A8 tambm tem vantagens no consumo de energia, demandando menos energia para executar o mesmo numero de operaes. O sistema de gerenciamento de energia tambm mais eficiente fazendo com que o consumo eltrico seja de apenas algum miliwatts quando o processador est ocioso. Este modelo tambm capaz de decodificar vdeos VGA codificados em H.246 operando a 350 MHz e no caso do TI OMAP 3430 ele faz par com um chip acelerador IVA 2+, que capaz de decodificar vdeos H.264 ou MPEG4 a 720x480 e 25 a 30 FPS,

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mas no permite assistir vdeos no HD sem precisar convert-los, porem no compromete a autonomia da bateria. Um grande problema que com um sistema mais rpido voc tende a realizar mais operaes, o que faz com que no final o consumo eltrico total seja maior, tendo a necessidade de se carregar bateria constantemente. 2.9.9.2 Cortex A9: O Cortex A9 uma verso multicore do Cortex A8, capaz de oferecer um desempenho bruto superior ao de muitos processadores para PC. Devido ao problema que operando a frequncias muito altas o consumo de energia seria acima da casa dos 10 watts e seriam necessrio dissipadores e coolers, a frequncia mxima dos processadores para dispositivos mveis fica entre 400 e 700 Hz. Mesmo assim no seria difcil produzir um processador ARM capaz de operar a 2 ou 3 GHz. O Cortex A9 composto por quatro ncleos, cada um com um processador aritmtico independente e uma cache L1 de 64KB. Assim como no Cortex A8, ele pode ser combinado com chipsets 3D e outros aceleradores, alm de incorporar ate 2MB de cache L2, de acordo com os objetivos do fabricante. Colocar um processador com quatro ncleos em um aparelho cujo consumo eltrico limitado pela bateria pode parecer uma bobagem, mas no to ruim assim. A principal questo que o modelo inclui um sistema de gerenciamento de energia eficiente, que permite ao processador ativar ou desativar ncleos de acordo com a demanda. A principal vantagem de um aparelho com essa caracterstica a possibilidade de realizar mais de uma tarefa sem que o computador trave.

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3. Concluso Aps ler a monografia pode-se notar que num perodo de tempo relativamente curto houve muitos avanos nessa rea, os avanos mais notveis so aumento na velocidade de clock, arquiteturas mais eficientes, diminuio do tamanho dos transstores e diminuio na dissipao de calor, devido a tecnologias de gerenciamento mais eficientes. Vale falar tambm que o processador mais rpido no s o de maior clock, existem outros parmetros que devem ser avaliados, como a quantidade de memoria cache, o tamanho do caminho de dados. Existem outras coisas importantes que devem ser levadas em considerao, como dissipao trmica e consumo de energia (em laptops, tablets, smartphones). Apontando as vantagens e desvantagens de cada empresa, a Intel, atualmente em primeiro lugar no mercado de processadores, tem os processadores mais rpidos, como i7 extreme, porm a AMD, sua concorrente, tem alternativas com rendimento pouco inferior, porm bem mais baratas. No menos importante existe a arquitetura ARM, atualmente mais focada no mercado de smartphones, tablets, calculadoras e sistemas embarcados.

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4. Referencias Bibliogrficas

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Acesso em: 06 mar. 2012.

10. Arquitetura ARM - conhea o futuro desta tecnologia que a nVidia adotou |

Hardware, Games e Tecnologia em Review | PCProject | Disponvel em:

http://www.pcproject.com.br/arquitetura-arm-conheca-o-futuro-desta-tecnologia-que-anvidia-adotou/18272>. Acesso em: 06 mar. 2012.

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