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Capitulo 4: Anlisis y Diseo de Circuitos Aritmticos

ANALISIS Y DISEO DE CIRCUITOS ARITMTICOS


Suma y resta binaria Diseo de un sumador total Anlisis del sumador 7483 Anlisis de un sumador/restador total Suma y resta en BCD Suma y resta en BCD exceso de tres Anlisis de la ALU
Capitulo 4: Anlisis y Diseo de Circuitos Aritmticos

Circuito Semisumador
a b C

A 0 0 1 1

B Suma (S) Acarreo 0 0 0 1 1 0 0 1 0 1 0 1


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S = a b C=ab

Lgica Digital y Microprogramable. Autor: Fernando Remiro Domnguez

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Diagrama de bloques del Sumador Total

a 0 0 0 0 1 1 1 1

b 0 0 1 1 0 0 1 1

C0 0 1 0 1 0 1 0 1

S 0 1 1 0 1 0 0 1

C1 0 0 0 1 0 1 1 1

a Sumador b total C0

C1

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Circuito Sumador Total

a 0 0 0 0 1 1 1 1

b 0 0 1 1 0 0 1 1

C0 0 1 0 1 0 1 0 1

S 0 1 1 0 1 0 0 1

C1 0 0 0 1 0 1 1 1

a b C0 S

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Cudruple sumador total


b4 a4 b3 a3 b2 a2 b1 a1

Sumador total

C3

Sumador total

C2

Sumador total

C1

Sumador total

C0

C4

S4
b4

S3
a4 b3 a3 b2 a2 b1

S2
a1

S1

C4

Cudruple sumador total

C0

S4

S3

S2

S1

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Smbolo lgico del 7483


7483
10 8 3 1 11 7 4 16 13

7483
A1 A2 1 2 3 4 C4
9 6 2 15 14 10 8 3 1 11 7 4 16 13

A1 A2 A3 A4 B1 B2 B3 B4 C0

0 P 3 0 Q 3 C1

9 6

A3 A4 B1 B2 B3 B4 C0

0 3 C0

1 2 3 4 C4

2 15 14

ANSI-IEEE 91-1973

ANSI-IEEE 91-1984
6

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Circuito Cudruple Sumador de 4 bits 7483


B4 16 4 15 C4 14 C0 13 GND 12 B1 11 A1 10 1 9

4 C4 C0 B4 A4

B1

A1

1 A2

3 A3

B3

2 B2

1 A4

2 3

3 A3

4 B3

5 Vcc

6 2

7 B2

8 A2
7

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Sumador Binario de 8 bits

b8

a8 b7 a7

b6

a6 b5 a 5

b4

a4 b3 a3

b2

a2 b1 a 1

B4 A4 B3 A3 B2 A2 B1 A1 C4 4

B4 A4 B3 A3 B2 A2 B1 A1 C4 4

7483
3 2 1

C0

7483
3 2 1

C0

S9

S8

S7

S6

S5

S4

S3

S2

S1

C0

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Sumador - Restador Binario


a4 b4 a3 b3 a2 b2 a1 b1 P

7486

A4 B4 A3 B3 A2 B2 A1 B1 C4 C4 4

1/7408 C0 C0 = PC4

7483
3 2 1

C0

S4

S3

S2

S1

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Resultados posibles al sumar dos nmeros expresados en BCD


Binario C4 S4 S3 S2 S1
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1

BCD natural C4 S4 S3 S2 S1
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1

Decimal

Binario C4 S4 S3 S2 S1

BCD natural C4 S4 S3 S2 S1
1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1

Decimal

0 1 2 3 4 5 6 7 8 9

0 0 0 0 0 0 1 1 1 1

1 1 1 1 1 1 0 0 0 0

0 0 1 1 1 1 0 0 0 0

1 1 0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1 0 1

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Sumador BCD natural


b'4 a'4 b'3 a'3 b'2 a'2 b'1 a'1 B4 A4 B3 A3 B2 A2 B1 A1 C'4 C4 4 S'4

7483
3 S'3 2 S'2

C0 1 S'1

C'0

b4 a4 b3 a3

b2 a2 b1 a1

B4 A4 B3 A3 B2 A2 B1 A1

7483
4 C4 S4 S3 S2 3 2

C0 1

C0

S1

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Diagrama de bloques del Sumador BCD

C4

Sumador BCD natural

C0

S4

S3

S2

S1
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Tabla de verdad y ecuaciones del circuito generador de complemento a nueve


b 0 1 2 3 4 5 6 7 8 9 b-9 9 8 7 6 5 4 3 2 1 0 b4 b3 b2 b1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1 B4 B3 B2 B1 1 1 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 1 0

B1 = b 1 B2 = b 2 B3 = b 3b 2 + b 3b 2 = b 2 b 3 B4 = b4b3b2 = b4 + b3 +b2

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Generador de complemento a nueve


b4 b3 b2 b1

b1 b2

B1 B2 B3

Generador de complemento a nueve

b3 B4 b4

B4

B3

B2

B1

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Circuito Restador en BCD natural


b4 b3 b2 b1 b4 b3 b2 b1

Generador de complemento a nueve


B4 a4 B3 a3 B2 a2 B1 a1 B4

Generador de complemento a nueve


B3 a3 B2 a2 B1 a1 a4

C4

Sumador BCD

C0 C4

Sumador BCD

C0

S4

S3

S2

S1

S4

S3

S2

S1

DECENAS

UNIDADES

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Diagrama de bloques de un Sumador/Restador BCD natural


nmero b

Generador de complemento a nueve

nmero B

Multiplexador

nmero a

nmero b o nmero B

Sumador

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Sumador/Restador BCD natural


b4 b3 b2 b1 b4 b3 b2 b1

Generador de complemento a nueve


B3 B4 B2 B1

Generador de complemento a nueve


B4 B3 B2 B1 P

Cudruple multiplexador de 2 lneas (*)


S

Cudruple multiplexador de 2 lneas (*)


S

a4

a3

a2

a1

a4

a3

a2

a1

CBS Sumador

C4

Sumador BCD natural

C0 C4

Sumador BCD natural

C0

total

BS

S4

S3

S2

S1

S4

S3

S2

S1

DECENAS (*) 74157


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UNIDADES

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Sumador BCD exceso de tres


b4 a4 b3 a3 b2 a2 b1 a1 B4 A4 B3 A3 B2 A2 B1 A1 C4 C4 4

7483
3 2

C0 1

"1"

B4 A4 B3 A3 B2 A2 B1 A1

7483
4 S4 3 S3 2 S2

C0 1 S1

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Sumador/Restador en BCD exceso de tres


b4 b3 b2 b1 b4 b3 b2 b1 P

a4

a3

a2

a1

a4

a3

a2

a1

CBS

Sumador total

C0

C4

Sumador BCD exceso tres

C0

C4

Sumador BCD exceso tres

C0

BS

S4

S3

S2

S1

S4

S3

S2

S1

DECENAS

UNIDADES

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Diagrama de bloques de un sumador BCD-exceso de tres


b4 a4 b3 a3 b2 a2 b1 a1

C4

Sumador BCD exceso tres

C0

S4

S3

S2

S1
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Diagrama de conexin de la Unidad Aritmtico-Lgica 74181


Entradas Vcc 24 A1 23 B1 22 A2 21 B2 20 A3 19 B3 18 G 17 C4 16 Salidas P A = B F3 15 14 13

A1 B0 A0

B1

A2

B2

A3

B3

C4

P A=B F3

S3

S2

S1

S0

C0

F0

F1

F2

1 B0

2 A0

3 S3

4 S2

5 S1

6 S0

7 C0

8 M

9 F0

10 F1 Salidas

11

12

F2 GND

Entradas
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Funciones y operaciones de la ALU 74181


Seleccin S3 S2 S1 S0 L L L L L L L L H H H H H H H H L L L L H H H H L L L L H H H H L L H H L L H H L L H H L L H H L H L H L H L H L H L H L H L H /A /(A.B) /A + B 1 /(A + B) /B /(A B) A + /B /A.B A B B A+B 0 A./B A.B A Funciones lgicas M=H Operaciones aritmticas M=L C0 = L (Sin acarreo) A menos 1 AB menos 1 A./B menos 1 Menos 1 (compl. A 2) A ms (A + /B) AB ms (A + B) A menos B menos 1 A + /B A ms (A + B) A ms B A./B ms (A + B) A+B A ms A A.B ms A A./B ms A A C0=H (Con acarreo) A A.B A./B 0 (cero) A ms (A + /B) ms 1 A.B ms (A+/B) ms 1 A menos B (A + /B) ms 1 A ms (A + B) ms 1 A ms B ms 1 A./B ms (A + B) ms 1 A + B ms 1 A ms A ms 1 A.B ms A ms 1 A./B ms A ms 1 A ms 1

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