8088 8-bit HMOS MICROPROCESADOR 8088/8088-2 Y datos de 8 bits de interfaz de bus Y de 16 bits Arquitectura Interior Y directo a la capacidad de direccionamiento

de 1 Mbyte de la Memoria Y la compatibilidad del software directo con 8086 CPU Y 14-Word 16-bit del registro conjunto con la Operaciones simtricas Y 24 modos de direccionamiento del operando Y Byte, Word, y las operaciones del bloque Y 8-Bit y 16-bits con signo y sin signo Operaciones aritmticas en binario o decimal, Incluyendo multiplicar y dividir Y dos tasas de reloj: D5 8088 MHz para D8 MHz para 8088-2 Y Disponible en EXPRESO Rango de temperatura de Standard Rango de temperatura de Extended El Intel 8088 es un microprocesador de alto rendimiento implementado en canal N, carga agotamiento, silicio puerta la tecnologa (HMO-II), y empaquetado en un paquete CERDIP 40-pin. El procesador tiene atributos de ambos 8 - y los microprocesadores de 16 bits. No es directamente compatible con el software 8086 y 8080/8085 de hardware y perifricos. 231456 1 Descripcin PIN Las descripciones siguientes de pasador de funcin son para sistemas de 8088, ya sea en mnima o mxima modo. El local autobs en estas descripciones es la conexin directa de interfaz de bus multiplexado para el 8088 (sin tener en cuenta amortiguadores adicionales de autobs). AD7 Ad0 9 16 I / O DIRECCIN DE BUS DE DATOS: Estas lneas constituyen el multiplexado en tiempo memoria / IO direccin (T1) y datos (T2, T3, Tw, T4) del bus. Estas lneas son OFF HIGH activa y flotan en 3-estado durante el reconocimiento de interrupcin y bus local `` hold acknowledge''. A15 A8 2 8, 39 BUS o Direccin: Estas lneas proporcionan bits de la direccin del 8 al 15 para el todo el ciclo de bus (T1 T4). Estas lneas no tienen que ser enganchada por ALE que siguen siendo vlidas. A15 A8 estn activos ALTA y el flotador de 3-estado OFF durante el reconocimiento de interrupcin y el bus local `` hold acknowledge''.

A17/S4, A16/S3A19/S6, A18/S5, 35 38 O DIRECCIN / ESTADO: En T1, estos son los cuatro ms importantes abordar lneas para las operaciones de memoria. Durante las operaciones de E / S, estas lneas son bajos. Durante la memoria y de E / S de operaciones, informacin de estado es disponible en estas lneas durante T2, T3, Tw, y T4. S6 es siempre bajo. El estado del bit indicador de interrupcin de habilitacin (S5) se actualiza en el al comienzo de cada ciclo de reloj. S4 y S3 se codifican como se muestra. Esta informacin indica que registro de segmento est actualmente siendo utilizado para acceder a los datos. Estas lneas de flote de 3-estado desactivado durante el bus local `` hold acknowledge''. S3 S4 Caractersticas 0 (bajo) 0 Los datos alternativos 0 1 pila 1 (alto) 0 Cdigo o Ninguno 1 1 Datos S6 es 0 (bajo) RD 32 O LEER: Leer estroboscpica indica que el procesador est realizando un de memoria o de E / S ciclo de lectura, dependiendo del estado del pin IO / M o S2. Esta seal se utiliza para leer los dispositivos que se encuentran en el local de 8088 autobs. RD es BAJA activo durante T2, T3 y Tw de cualquier ciclo de lectura, y es garantiza que se mantienen altos en T2 hasta que el autobs local de 8088 ha flotado. Esta seal de flota en 3-estado OFF en `` hold acknowledge''. LISTO ESTOY LISTO 22: es el reconocimiento de la memoria del requerido o de E / S dispositivo que se complete la transferencia de datos. La seal de RDY de memoria o de E / S est sincronizado por el generador de reloj 8284 para formar LISTO. Esta seal es activa ALTO. La entrada de 8088 LISTO no es sincronizada. El funcionamiento correcto no est garantizada si la puesta en marcha y mantener veces no se cumplen. 18 INTR me Solicitud de interrupcin: es una entrada de nivel provocado que se muestrea durante el ltimo ciclo de reloj de cada instruccin para determinar si el el procesador debe entrar en una operacin de reconocimiento de interrupcin. A subrutina de vectores a travs de una tabla de vectores de interrupcin de bsqueda situada en la sistema de memoria. Se puede internamente enmascarada por el software de restablecer el interrumpir bit de habilitacin. INTR est sincronizado internamente. Esta seal est activa ALTO. PRUEBA 23 PRUEBA I: La entrada es examinado por el tiempo de espera para la prueba'', `` la instruccin. Si el TEST entrada es baja, la ejecucin contina, de lo contrario el procesador espera en un `` Estado de reposo''. Esta entrada se sincroniza internamente durante cada reloj ciclo en el borde delantero de CLK. Tabla 1. Descripcin Pin (Continuacin) Smbolo Pin No. Nombre Tipo y Funcin NMI 17 me interrupcin no

enmascarable: es una entrada de borde provoc lo que provoca una interrupcin de tipo 2. Una subrutina es a travs de vectores para una bsqueda de vector de interrupcin tabla ubicada en la memoria del sistema. NMI no es enmascarable internamente por software. Una transicin desde una BAJO a ALTO inicia la interrupcin en el extremode la instruccin actual. Esta entrada se sincroniza internamente. REINICIO 21 me RESET: hace que el procesador de terminar inmediatamente su actividad actual. La seal debe ser alta activa durante al menos cuatro ciclos de reloj. Reiniciaejecucin, como se describe en la descripcin del conjunto de instrucciones, cuando se restablece bajos rendimientos. RESET est sincronizado internamente. CLK 19 RELOJ I: proporciona la sincronizacin de base para el procesador y el controlador del bus. Es asimtrica con un ciclo de trabajo 33% para proporcionar sincronizacin interna optimizada. VCC 40 VCC: es el pin a5V g10% fuente de alimentacin. GND 1, 20 GND: son los pines de tierra. MN / MX 33 me MNIMO / MXIMO: indica qu modo el procesador es para operar pulg Los dos modos se discuten en las secciones siguientes. Las descripciones siguientes de pasador de funcin son para el modo de mnimo 8088 (es decir, MN / MX e VCC). Slo el pasador funciones que son exclusivas de modo mnimo se describen; todas las funciones de pines otros son como se ha descrito anteriormente. Smbolo Pin No. Nombre Tipo y Funcin IO / M 28 S LNEA DE ESTADO: es un modo de mxima S2 invertida. Se utiliza para distinguir una memoria de acceso de un acceso de E / S. IO / M entra en vigor en la T4 antes de unciclo del bus y ser vlida hasta la T4 final del ciclo (E / S de alta E, H e BAJO). IO / M flota en 3-estado OFF en bus local `` hold acknowledge''. WR 29 O ESCRITURA: estroboscpica indica que el procesador est realizando una escritura de memoria o escribir E / S del ciclo, dependiendo del estado de la seal IO / M. WR es activo para T2, T3, y Tw de cualquier ciclo de escritura. Es activo BAJO, y flota en OFF 3-estado en el bus local `` Hold acknowledge''. INTA 24 S INTA: se utiliza como un estroboscopio de lectura para reconocimiento de interrupcin ciclos. Es activo BAJO durante T2, T3 y Tw de cada ciclo de reconocimiento de interrupcin. ALE 25 LATCH direccin O ENABLE: es proporcionada por el procesador para enganchar la direccin en una direccin pestillo. Se trata de un pulso de alta actividad durante el reloj baja de la T1 de cualquier autobs ciclo. Tenga en cuenta que ALE no es flotante. DT / R 27 o Los datos de transmisin / recepcin: Se necesita un sistema mnimo que desea utilizar

un transceptor de bus de datos. Se utiliza para controlar la direccin del flujo de datos a travs del transceptor. Lgicamente, dt / R es equivalente a S1 en el modo de mxima, y su el tiempo es la misma que para IO / M (T e ALTO, R e BAJO). Esta seal flota a 3-estado OFF en el local de `` hold acknowledge''. DEN 26 O DATOS ENABLE: se ofrece como una habilitacin de salida para el transceptor de bus de datos en un mnima del sistema que utiliza el transceptor. DEN DE BAJA es activa en cadamemoria y el acceso de E / S, y para los ciclos INTA. Para un ciclo de lectura o INTA, es activo desde la mitad de T2 hasta la mitad de T4, mientras que para un ciclo de escritura, es activo desde el comienzo de T2 hasta la mitad de la T4. DEN flota en 3-estado OFF en bus local `` hold acknowledge''.

Tabla 1. Descripcin Pin (Continuacin) Smbolo Pin No. Nombre Tipo y Funcin HOLD, HLDA 31, 30 I, O RETENER: Se indica que otro maestro solicita un autobs urbano'', `` tienen. Para ser reconoci, las posiciones deben activo alto. El procesador recibe la bodega ``'' solicitud emitir HLDA (ALTO) como un acuse de recibo, en medio de una o T4 Ti ciclo de reloj. Simultneamente con la emisin de HLDA el procesador va a flotar el autobs local y lneas de control. Despus de HOLD se detect como BAJA, el procesador disminuye HLDA, y cuando el procesador tiene que ejecutar otro ciclo que, volver a conducir el autobs local y lneas de control. HOLD y HLDA tener una antena interna resistencias pull-up. En espera no es una entrada asncrona. Sincronizacin externa debe proporcionarse en la el sistema de otro modo no puede garantizar el tiempo hasta conjunto. SSO 34 LNEA DE ESTADO O: es lgicamente equivalente a SO en el modo de mxima. La combinacin de SSO, IO / M y DT / R permite el sistema para decodificar completamente el de bus actual estado del ciclo. IO / M DT / R Caractersticas de SSO 1 (alto) 0 0 de reconocimiento de interrupcin 1 0 1 Lea Puerto I / O 1 1 0 Escribir Puerto I / O 1 1 1 Halt 0 (bajo) 0 0 Cdigo de Acceso 0 0 1 Leer memoria 0 1 0 escritura en la memoria 0 1 1 pasiva Las descripciones siguientes de pasador de funcin son para el sistema 8088/8288 en modo mximo (es decir, MN / MX electrnico GND). Slo las funciones de las patillas que son exclusivos de modo mximo se describen; todas las funciones de pines otros son como

se ha descrito anteriormente. Smbolo Pin No. Nombre Tipo y Funcin S2, S1, S0 26 28 ESTADO O: es activa durante el reloj de alta de T1 T4, y T2, y se devuelve al estado pasivo (1,1,1) en T3 o en Tw, cuando LISTO es ALTA. Este estado es utilizado por el controlador de bus 8288 para generar toda la memoria y de E / S de control de acceso seales. Cualquier cambio por S1 S2, o S0 durante T4 se utiliza para indicar el comienzo de un ciclo de bus, y el retorno al estado pasivo en T3 y Tw se utiliza para indicar el final de un ciclo de bus. Estas seales flotan en 3-estado desactivado durante la `` hold acknowledge''. Durante la primera ciclo de reloj despus de RESET se activa, estas seales son ALTO activo. Despus de este reloj en primer lugar, que flotan en OFF 3-estado. S2 S1 S0 Caractersticas 0 (bajo) 0 0 Reconocer interrupcin 0 0 1 Lea Puerto I / O 0 1 0 Escribir Puerto I / O 0 1 1 Halt 1 (alto) 0 0 Cdigo de Acceso 1 0 1 Leer memoria 1 1 0 escritura en la memoria 1 1 1 pasiva 4

Tabla 1. Descripcin Pin (Continuacin) Smbolo Pin No. Nombre Tipo y Funcin RQ/GT0, RQ/GT1 30, 31 E / S de demanda / concesin: Los pasadores son utilizados por otros maestros de autobuses locales para obligar a la procesador para liberar el bus local al final del bus de corriente del procesador ciclo. Cada pin es bidireccional con RQ/GT0 tener mayor prioridad que RQ / GT1. RQ / GT cuenta con un pull-up interna resistencia, por lo que puede dejarse sin conectar. La secuencia de demanda / concesin es de la siguiente manera (Ver Figura 8): 1. Un pulso de un CLK variedad de otro maestro del bus local indica un local solicitud de autobs (`` hold'') para el 8088 (pulso 1). 2. Durante un ciclo de reloj T4 o TI, un pulso un reloj amplia de 8088 a la solicita maestro (pulso 2), indica que el 8088 ha permitido que el local de autobs a flotar y que va a entrar en el `` hold acknowledge Estado'' en la prxima CLK. La unidad de interfaz de bus de CPU se desconecta lgicamente desde lo local autobs durante `` hold acknowledge''. Las mismas reglas que para HOLD / Holda se aplican como para cuando el bus est liberado. 3. Un pulso una gama CLK desde el maestro solicitante indica al 8088 (Pulso 3) que el estado `` hold'' solicitud est a punto de finalizar y que el 8088 puede recuperar el autobs urbano en la prxima CLK. La CPU entra entonces en la T4. Cada cambio de maestro-maestro del bus local es una secuencia de tres impulsos. Debe haber un ciclo de reposo despus de cada cambio de CLK autobs. Pulsos de baja actividad. Si la peticin se hace mientras la CPU est realizando un ciclo de memoria, lo har liberar el bus local durante T4 del ciclo cuando todas las condiciones siguientes se cumplen los requisitos: 1. Solicitud ocurre en o antes de T2. 2. El ciclo actual no es el bit menos significativo de una palabra. 3. El ciclo actual no es el primero reconoce de un reconocimiento de interrupcin secuencia.

4. Una instruccin de bloqueo no se est ejecutando actualmente. Si el autobs local est inactivo cuando la solicitud se hace a los dos los posibles actos siguen: 1. Autobs local se dar a conocer durante el siguiente ciclo de reloj. 2. Un ciclo de memoria se iniciar dentro de los 3 relojes. Ahora las cuatro reglas de un momento ciclo de la memoria activa se aplican con el nmero de la condicin 1 ya est satisfecho. BLOQUEO DE 29 O BLOQUEO: indica que otros maestros del bus de sistema no son para ganar el control del bus del sistema mientras el bloqueo est activo (bajo). La seal de bloqueo es activado por el ``'' LOCK instruccin de prefijo y se mantiene activo hasta la finalizacin de la la siguiente instruccin. Esta seal es activa baja, y flota a tres fuera de estado en estado `` hold Reconocemos''. QS1, QS0 24, 25 estado de la cola S: proporcionar el estado para permitir el rastreo externo de lo interno 8088 instrucciones cola. El estado de la cola es vlida durante el ciclo de CLK despus de lo cual la cola operacin se realiza. QS1 QS0 Caractersticas 0 (bajo) 0 No hay operacin 0 1 Primer byte de cdigo de operacin de la cola 1 (Alta) 0 vaca la cola de 1 1 byte subsiguiente de la cola D 34 pin 34 es siempre alto en el modo de mxima. 5

DESCRIPCIN DEL FUNCIONAMIENTO Organizacin de la memoria El procesador proporciona una direccin de 20-bits a la memoria que localiza el byte que se hace referencia. La memoria est organizada como una matriz lineal de hasta 1 milln bytes, dirigidas a 00000 (H) a FFFFF (H). la la memoria se divide lgicamente en cdigo, datos, extra datos, y los segmentos de pila de hasta 64 bytes cada uno, con cada segmento que cae en lmites de 16 bytes (Ver Figura 3). Todas las referencias a memoria se realizan con respecto a direcciones base contenida en los registros de alta velocidad del segmento. Los tipos de segmentos fueron elegidos basados en el direccionamiento necesidades de los programas. El registro de segmento para ser seleccionados se selecciona automticamente de acuerdo con las reglas de la tabla siguiente. Toda la informacin en una participacin en el segmento tipo de los mismos atributos lgicos (por ejemplo, cdigo o de datos). Al estructurar memoria en reubicable reas de caractersticas similares y por automticamente la seleccin de registros de segmento, los programas son ms corto, ms rpido y mejor estructurado. Word (16-bit) operandos pueden estar ubicados en pares o lmites impares de direcciones. Para operandos de direcciones y datos, el byte menos significativo de la palabra se almacena en la ubicacin de la direccin de menor valor y la mayor parte de la byte ms significativo en la posicin de direccin de orden superior. La UIB se ejecutar automticamente dos a buscar o escribir ciclos de 16-bits operandos. segmento de memoria Segmento de la regla de seleccin De referencia utilizado registro utilizado Instrucciones de cdigo (CS) automtica con todos los prefetch de instrucciones. STACK pila (SS) Todos pila empuja y hace estallar. las referencias de memoria en relacin con BP base de registro, salvo las referencias de datos.

Datos locales de datos (DS) hace referencia a los datos cuando: relativa a la pila, destino de la operacin de cadena, o explcitamente anulado. Externa (global) de datos EXTRA (ES) Destino de las operaciones de cadena: seleccionado explcitamente utilizando un segmento de anulacin. 6

Ciertos lugares de la memoria estn reservados para concreto Operaciones de la CPU (Ver Figura 4). Localizacin de las direcciones FFFF0h travs FFFFFH se reservan para operaciones, incluyendo un salto a la inicializacin del sistema inicial de rutina. Despus de RESET, la CPU siempre comenzar su ejecucin en el lugar donde la FFFF0h salto debe ser localizado. Ubicaciones 00000H a travs 003FFH estn reservados para las operaciones de interrupcin. Fourbyte punteros que consisten en una direccin de segmento de 16-bit y una de 16 bits direccin de desplazamiento de flujo del programa directamente a uno de los 256 posibles rutinas de servicio de interrupcin. Los elementos de puntero se supone que han sido almacenada en sus respectivos lugares en la memoria reservada antes de la aparicin de las interrupciones. Modos de mnimos y mximos Los requisitos para el apoyo mnimo y mximo 8088 sistemas son lo suficientemente diferentes que no se puede hacer de manera eficiente con 40 define nicamente pasadores. En consecuencia, el 8088 est equipado con un pasador de correa (MN / MX) que define el sistema con231.456 4 Figura 4. Lugares de memoria reservados figuracin. La definicin de un cierto subconjunto de la pasadores cambios, depende de la condicin del correa de alfiler. Cuando el pin MN / MX est atado a GND, el 8088 se define en los pins del 24 al 31 y 34 de mxima modo. Cuando el pin MN / MX est atado a VCC, el 8088 genera seales del bus de control en s sobre pasadores 24 a travs de 31 y 34. El modo de mnimo 8088 se puede utilizar ya sea con un multiplexado o demultiplexada autobs. El multiplexado configuracin de bus es compatible con el MCS-85 multiplexada perifricos de bus. Esta configuracin (Vase Figura 5) proporciona al usuario un chip mnimo

contar con el sistema. Esta arquitectura proporciona el 8088 potencia de procesamiento en una forma altamente integrada. El modo demultiplexada requiere un pestillo (para 64K direccionamiento) o dos cierres (por un megabyte de direccionamiento). Un pestillo tercero puede ser utilizado para el almacenamiento temporal, si la carga del bus de direcciones as lo requiere. Un transceptor Tambin se puede usar si buffer de bus de datos se requiere (Ver Figura 6). El 8088 dispone de DEN y DT / R para controlar el transceptor, y ALE para trabar las direcciones. Esta configuracin del modo mnimo proporciona la estructura estndar demultiplexada autobs con almacenamiento en bfer de autobuses pesados y se relajan los requisitos de tiempo de bus. El modo de mxima emplea el controlador de bus 8288 (Ver Figura 7). Las lneas de 8288 decodifica el estado S0, S1 y S2, y proporciona el sistema con todos los autobuses seales de control. Al mover el control del bus a la 8288 proporciona una mejor capacidad de fuentes y sumideros de corriente de las lneas de control y libera a los 8088 pines para ampliada caractersticas grandes del sistema. Hardware de bloqueo, la cola estado, y dos de solicitud / donacin interfaces se por el 8088 en el modo de mxima. Estas caractersticas permiten co-procesadores de bus local y bus remoto configuraciones. 7

ING en el sentido del bus durante las operaciones de lectura. En el caso de que una indicacin'' `` NO LISTO se da dirigida por el dispositivo, `` wait'' estados (Tw) se insertan entre T3 y T4. Cada `` inserta esperar'' Estado es de la misma duracin que un ciclo de CLK. Perodos puede ocurrir entre 8088 ciclos de bus impulsadas. Estos se conocen como `` inactivo'' estados (Ti), o inactivo CLK ciclos. El procesador utiliza estos ciclos para los internos servicio de limpieza. Durante la T1 de cualquier ciclo de bus, la ALE (latch de direcciones habilitar) la seal se emite (ya sea por el procesador o el controlador de bus 8288, dependiendo de la MN / MX correa). En el borde de salida de este pulso, una direccin vlida y cierta informacin de estado para el ciclo puede ser asegurada. Los bits de estado S0, S1 y S2 son utilizados por el controlador de bus, en el modo de mxima, para identificar el tipo de bus transaccin de acuerdo a la siguiente tabla: S2 S1 S0 Caractersticas 0 (bajo) 0 0 Reconocer interrupcin Lea 0 0 1 E / S 0 1 0 Escribir E / S 0 1 1 Halt 1 (alto) 0 0 Fetch de Instruccin 1 0 1 Los datos ledos desde la memoria 1 1 0 Datos escriben en la memoria 1 1 1 pasivo (sin ciclo de bus) Bits de estado S3 a S6 se multiplexan con un alto bits de orden de direcciones y por lo tanto son vigentes en el momento T2 a travs de T4. S3 y S4 indicar qu registro de segmento Se utiliz para este ciclo de bus en la formacin de la direccin de acuerdo con la tabla siguiente: S3 S4 Caractersticas 0 (bajo) 0 Los datos alternativos (segmento extra) 0 1 pila

1 (alto) 0 Cdigo o Ninguno 1 1 Datos S5 es un reflejo de la interrupcin PSW bit de habilitacin. S6 es siempre igual a 0. E / S Direccionamiento En el 8088, las operaciones de E / S puede direccionar hasta un mximo de 64K de E / S registros. La direccin de E / S aparece en el mismo formato que la direccin de memoria en las lneas de autobs A15 A0. La direccin de las lneas A19 A16 son cero en las operaciones de E / S. La variable de E / S las instrucciones, que el uso de registro DX como un puntero, tienen la direccin completa capacidad, mientras que los directos de E / S instrucciones directamente una direccin o dos de los 256 E / S ubicaciones byte en la pgina 0 del espacio de direcciones de E / S. Puertos E / S se tratan de la misma manera como posiciones de memoria. Los diseadores familiarizados con el 8085 o de acondicionamiento de 8085 el diseo debe tener en cuenta que las direcciones de 8085 I / O con una direccin de 8-bits en ambas mitades de la 16 bits de bus de direcciones. El 8088 utiliza un completo de 16 bits de la direccin en sus lneas inferiores de direccin 16. Interfaz externa Restablecer el procesador y la inicializacin Inicializacin del procesador o la puesta en marcha sea llevado a cabo con la activacin (ALTO) de la clavija RESET. El 8088 RESET se requiere para ser elevado para mayor que cuatro ciclos de reloj. El 8088 terminar operaciones sobre el lmite superior curso de RESET y permanecer latente mientras RESET es ALTA. El bajo continuo transicin de RESET desencadena una secuencia de restablecimiento interno durante aproximadamente 7 ciclos de reloj. Despus de este intervalo de los 8088 funciona con normalidad, comenzando con la instruccin en FFFF0h lugares absolutos (vase Figura 4). La entrada RESET est internamente sincronizado al reloj del procesador. En la inicializacin, el Alto para la transicin BAJA de RESET debe ocurrir tan pronto como de 50 ms despus del encendido, para permitir la inicializacin completa de los 8088. NMI afirmado antes de la segunda reloj despus del final del RESET no sern aceptadas. Si se afirma despus del INM ese punto y durante la secuencia de reinicio interno, el procesador puede ejecutar una instruccin antes de respuesta a la interrupcin. A solicitud de reserva activa inmediata tras la restauracin ser homenajeado antes de la primera instruccin fetch.

Todas las salidas 3-estado flotando a 3-estado desactivado durante la RESET. El estado es activo en el estado inactivo durante la primera reloj despus de RESET se activa y entonces flota en OFF 3-estado. ALE y HLDA son conducidos bajo. Interrumpir las operaciones Las operaciones de interrupcin se dividen en dos clases: el software o de hardware iniciado. El software iniciado interrumpe y aspectos del software de las interrupciones de hardware son especificado en la descripcin del conjunto de instrucciones en el 88 iAPX libro o manual del iAPX 86,88 usuario. Las alarmas de proceso se pueden clasificar como no enmascarable o enmascarable. 11

Las interrupciones como resultado una transferencia de control a un nuevo programa ubicacin. A 256 elemento de la tabla que contiene la direccin punteros a las ubicaciones de los programas de servicio de interrupcin reside en lugares absolutos 0 a travs de 3FFH (Ver Figura 4), que estn reservados para este propsito. Cada elemento de la tabla es de 4 bytes de tamao y corresponde a una interrupcin de tipo ``.'' Un dispositivo de interrupcin de suministra un nmero del tipo de 8-bits, durante la interrupcin reconocer la secuencia, que se utiliza para vector a travs del elemento apropiado para la nueva interrupcin servicio de ubicacin del programa. Interrupcin no enmascarable (NMI) El procesador proporciona una nica interrupcin no enmascarable (NMI) pasador que tiene mayor prioridad que el peticin de interrupcin enmascarable (INTR) pines. Un uso tpico sera para activar una rutina fallo de alimentacin. La NMI es edge-triggered en una transicin baja a alta. La activacin de este pin provoca un tipo de interrupcin 2. NMI se requiere tener una duracin en el estado ALTO superior a dos ciclos de reloj, pero no se requiere que se sincroniza con el reloj. Ms arriba va transicin de NMI est enganchada en el chip y ser mantenido al final de la instruccin en curso o entre mueve enteros (2 bytes en el caso de movimientos de palabras) de una instruccin tipo de bloque. Peor de los casos la respuesta a la MNI sera para multiplicar, dividir, y el cambio de la variable instrucciones. No hay ninguna especificacin sobre la ocurrencia del borde inferior en curso, ya que puede ocurrir antes, durante, o despus de la reparacin de NMI. Otro highgoing el borde provoca otra respuesta si se produce despus el inicio del procedimiento de NMI. La seal debe estar libre de picos lgicos en general y estar libre de rebotes en el borde de baja va a evitar que se desencadene respuestas extraas. Interrupcin enmascarable (INTR) El 8088 ofrece una nica entrada de solicitud de interrupcin (INTR) que puede ser enmascarada por el software internamente con la reposicin de la habilitacin de interrupcin (IF) bit de bandera. La seal de peticin de interrupcin es nivel disparada. Es sincronizado internamente durante cada ciclo de reloj en

el lmite superior curso de CLK. Para ser respondido, INTR debe estar presente (ALTO) durante el perodo de reloj anterior al final de la instruccin en curso o el final de un movimiento conjunto para un tipo de bloque de instrucciones. Durante la secuencia de respuesta de interrupcin, las interrupciones ms estn desactivados. El bit de habilitacin se restablece como parte de la respuesta a cualquier interrupcin (INTR, NMI, el software interrumpir o solo paso), a pesar de registro FLAGS que es automticamente inserta en la pila refleja el estado del procesador antes de la interrupcin. Hasta que el registro de viejas banderas se restablece, el bit de habilitacin ser cero a menos que especficamente establecida por un instruccin. Durante la secuencia de respuesta (Ver Figura 9) el procesador ejecuta sucesivamente dos (back to back) interrumpir reconocer ciclos. El 8088 emite la Seal de bloqueo (el modo de mxima slo) desde la T2 de la ciclo del bus primero hasta el T2 de la segunda. Un autobs local `` Hold request'' No se aceptarn hasta el final de el ciclo del segundo autobs. En el segundo ciclo de bus, una bytes se obtienen de el sistema de interrupcin externa (Por ejemplo, 8259A CFP), que identifica la fuente (tipo) de la interrupcin. Este byte se multiplica por cuatro y utilizado como un puntero en la bsqueda de vector de interrupcin mesa. Una seal INTR dej ALTO ser continuamente respuesta dentro de las limitaciones del bit de habilitacin y muestra perodo. La instruccin de retorno de interrupcin incluye un pop banderas que devuelve el estado de la interrupcin original bit de habilitacin cuando se restaura el banderas. HALT Cuando una instruccin HALT el software se ejecuta, el procesador indica que est entrando en el estado de detencin en una de dos maneras, dependiendo de qu modo es atado. En el modo mnimo, el procesador cuestiones ALE, un retraso de un ciclo de reloj, para permitir que el sistema para enganchar el estado alto. Detener el estado est disponible de IO / M, DT / R, y SSO. En el modo de mxima, el las cuestiones de estado del procesador HALT apropiada en S2, S1 y S0, y los nmeros 8288 controlador de bus uno ALE. El 8088 no va a salir del estado HALT cuando un espera de autobuses locales se introduce mientras que en HALT. En este caso, las reediciones del procesador el indicador HALT en el extremo de la bodega de bus local. Una peticin de interrupcin o

RESET, se fuerce el 8088 fuera del estado HALT. Leer / modificar / escribir (semforo) Operaciones a travs de LOCK La informacin de estado BLOQUEO es proporcionada por el procesador cuando ciclos consecutivos de bus se requieren durante la ejecucin de una instruccin. Esto permite el procesador para realizar lectura / modificacin / escritura operaciones en la memoria (a travs del intercambio de `` se registra en el la memoria'' de instruccin), sin otro bus de sistema dominar recibir intervinientes ciclos de memoria. Es til en configuraciones de sistema multiprocesador para lograr `` Prueba y operaciones de conjuntos de bloqueo''. El SEGURO se activa una seal (BAJO) en el siguiente ciclo de reloj decodificacin de la instruccin prefijo LOCK. Se desactiva al final del ciclo de bus ltimo de la instruccin tras el prefijo LOCK. Mientras el bloqueo est activado, una solicitud en un pin RQ / GT ser grabado, y luego honor al final de la cerradura. 12

Sincronizacin externa a travs de TEST Como una alternativa a las interrupciones, el 8088 ofrece una un solo software comprobable pin de entrada (TEST). Esta entrada se utiliza mediante la ejecucin de una instruccin WAIT. El single ESPERE instruccin se ejecuta repetidamente hasta que el Entrada de prueba se activa (LOW). La ejecucin de WAIT no consume ciclos de bus una vez que la cola est lleno. Si una solicitud local de autobuses se produce durante la ejecucin de ESPERA, el 8088 de 3 estados de todos los controladores de salida. Si las interrupciones son habilitado, el 8088 reconocer interrumpe y el proceso de ellos. La instruccin WAIT es entonces re-cargada, y reejecutar. El tiempo del sistema bsico En el modo mnimo, el pasador MN / MX est atado a VCC y el procesador emite seales del bus de control compatible con la estructura del bus 8085. En la mxima modo, el pin MN / MX est atado a GND y el procesador emite informacin de estado codificada que el 8288 controlador de bus utiliza para generar MULTIBUS compatibles seales del bus de control. Sistema Sistema TimingMinimum (Ver Figura 8) El ciclo de lectura comienza en la T1 con la afirmacin de la pestillo de la direccin de habilitacin (ALE) de la seal. El final (de baja borde curso) de esta seal se utiliza para enganchar la direccin informacin, que es vlido en la direccin / bus de datos (AD0 AD7) en este momento, en el 8282/8283 del pestillo. Las lneas de direccin A8 A15 a travs de lo no necesitan ser enganchada, ya que permanecen vlidas en todo el ciclo de bus. De T1 a la T4 de la IO / M seal indica una memoria o de E / S operacin. En T2 la direccin se elimina del bus de direcciones / datos y el bus va a un estado de alta impedancia. La leer la seal de control se afirma tambin en la T2. La lectura (DR) de la seal hace que el dispositivo dirigida al activar sus conductores de bus de datos en el bus local. Algn tiempo despus, datos vlidos estar disponible en el autobs y se dirigi a la dispositivo impulsar la lnea de alta LISTO. Cuando el procesador devuelve la seal de lectura a un Alto nivel, el equipo se dirigi de nuevo 3-state sus conductores de autobuses. Si un transceptor se requiere para amortiguar el bus de 8088 locales, las seales de DT / R y DEN se proporcionan por el 8088. Un ciclo de escritura tambin comienza con la afirmacin de la ALE y la emisin de la direccin. La seal IO / M es nuevamente afirmado para indicar una memoria o escribir E / S

operacin. En T2, inmediatamente despus de la direccin emisin, el procesador emite los datos a escribir en la posicin direccionada. Estos datos sigue siendo vlida hasta al menos la mitad de la T4. Durante T2, T3, y Tw, el procesador afirma la seal de control de escritura. La escritura (WR) de la seal se activa al inicio de T2, en oposicin a la lectura, que se retrasa un poco a la T2 para dar tiempo a que el autobs flotar. 13

La diferencia bsica entre el reconocimiento de interrupcin ciclo y un ciclo de lectura es que el reconocimiento de interrupcin (INTA) de la seal que se afirma en el lugar de la lectura (RD) de la seal y el bus de direcciones es flotante. (Ver Figura 9) En el segundo de los dos sucesivos INTA ciclos, un byte de informacin se lee a partir de los datos autobs, tal como se suministra por la lgica del sistema de interrupcin (es decir Prioridad de controlador de interrupciones 8259A). Este byte identifica la fuente (tipo) de la interrupcin. Se multiplica por cuatro y se utiliza como un puntero en el vector de interrupcin tabla de bsqueda, como se describi anteriormente. Bus Complejidad TimingMedium Sistemas de (Ver Figura 10) Para los sistemas de complejidad media, el pin MN / MX es conectado a tierra y es el controlador de bus 8288 aadir al sistema, as como un pestillo para enclavamiento la direccin del sistema, y un transceptor para permitir bus de carga mayor que el 8088 es capaz de manejar. Las seales ALE, DEN, y DT / R se generan por la 8288 en lugar del procesador en esta configuracin, aunque su temporizacin se mantiene relativamente el misma. Las salidas de estado de 8088 (S2, S1 y S0) proporcionan tipo de informacin del ciclo y convertirse en 8288 entradas. Esta informacin de ciclo de bus especifica lectura (Cdigo, datos, o de E / S), escritura (de datos o de E / S), de reconocimiento de interrupcin, o software de detenerse. Los problemas de 8288 por lo tanto, seales de control que especifican la memoria de lectura o escritura, E / S leer o escribir, o de reconocimiento de interrupcin. El 8288 ofrece dos tipos de luces estroboscpicas de escritura, normal y avanzada, que deben aplicarse segn sea necesario. La escritura normal estroboscopios tienen datos vlidos en la vanguardia de la escritura. El flash de escritura avanzadas tienen el mismo plazo como leer flashes, y por lo tanto, los datos no es vlida en el el borde de ataque de la escritura. El transceptor recibe el costumbre T y las aportaciones de la OE DT del 8288 de / R y Salidas de DEN. El puntero en la tabla de vector de interrupcin, que es aprobada durante el ciclo de INTA en segundo lugar, se puede derivar a partir de un 8259A situado ya sea en el bus local o el sistema de bus. Si la interrupcin principal prioridad 8289A controlador se coloca en el bus local, una compuerta TTL se requiere para desactivar el transceptor al leer del 8259A maestro durante el reconocimiento de interrupcin secuencia y el software ``'' encuesta. La comparacin con el 8088 8086 La CPU 8088 es un procesador de 8-bits diseado

alrededor de la estructura interna 8086. La mayora de internos funciones de la 8088 son idnticos a los equivalentes 8086 funciones. El 8088 maneja el bus externo de la misma manera el 8086 lo hace con la distincin de manipulacin slo 8 bits a la vez. Diecisis bits operandos se obtienen o por escrito en dos ciclos de bus consecutivos. Ambos procesadores aparecer idntica a la del software ingeniero, con la excepcin del tiempo de ejecucin. La interna estructura de registro es idntico y todas las instrucciones tienen el mismo resultado final. Las diferencias entre el 8088 y 8086 se detallan a continuacin. La ingeniero que no est familiarizado con el 8086 se refiere a la iAPX 86, 88 Manual de Usuario, los captulos 2 y 4, para la descripcin de la funcin y la informacin del conjunto de instrucciones. Internamente, hay tres diferencias entre el 8088 y 8086 de la. Todos los cambios estn relacionados con el 8-bits bus de interfaz. # La longitud de la cola es de 4 bytes en el 8088, mientras que la cola de 8086 consta de 6 bytes, o tres palabras. La cola se acort para evitar el uso excesivo de el autobs por la UIB, cuando la obtencin previa de instrucciones. Esto fue necesario debido al tiempo adicional necesario para buscar instrucciones 8 bits a la vez. # Para optimizar an ms la cola, el algoritmo de la obtencin previa se ha cambiado. La BIU 8088 obtendr una nueva instruccin para cargar en la cola cada vez que hay un agujero byte 1 (espacio disponible) en el cola. El 8086 espera hasta que un espacio 2-byte es disponible. # El tiempo de ejecucin interna del conjunto de instrucciones se ve afectada por la interfaz de 8-bits. Todos los 16-bits obtiene y escribe desde / a memoria tienen un adicional de cuatro ciclos de reloj. La CPU est tambin limitada por el velocidad de instruccin recupera. Este ltimo problema slo se produce cuando una serie de operaciones simples ocurrir. Cuando las instrucciones ms sofisticadas del 8088 estn siendo utilizados, la cola tiene tiempo para llenar y la ejecucin procede tan rpido como la ejecucin unidad permitir. El 8088 y 8086 son totalmente compatibles con el software en virtud de sus unidades de ejecucin idnticas. El software que es dependiente del sistema puede no ser completamente transferibles, pero el software que no es el sistema de dependiente funcionar igual de bien en un 8088 y una. 8086 La interfaz de hardware del 8088 contiene la mayor diferencias entre las dos CPUs. Las asignaciones de los pines

son casi idnticos, sin embargo, con la siguiente cambios funcionales: # A8 pines A15These slo se ocupaban de los productos en la 8088. Estas lneas de direccin estn memorizados internamente y siguen siendo vlidos a travs de un ciclo de bus de una manera similar a la direccin 8085 superior lneas. # BHE no tiene ningn significado en el 8088 y ha sido eliminado.

SSO ofrece la informacin de estado para que en el modo mnimo. Esta salida se produce en la clavija 34 en

modo mnimo solamente. DT / R, IO / M, y SSO proporcionan el estado del bus completa en modo mnimo. # IO / M ha sido invertido para ser compatible con el MCS-85 estructura de bus. ALE # se retrasa por un ciclo de reloj en el mnimo al entrar en el modo de HALT, para permitir que el de estado para ser enganchada con ALE Las clasificaciones mximas ABSOLUTA * Temperatura ambiente bajo el sesgo de 0 C a a70 C La temperatura de la caja (de plstico) 0 C a A95 C Caso de temperatura (CERDIP) 0 C a A75 C Temperatura de almacenamiento b65 C a C A150 Tensin en cualquier pin con Respecto a la tierra de b1.0 A7V Power Watt Dissipation2.5 AVISO: Esta es una hoja de datos de produccin. Las especificaciones estn sujetas a cambios sin previo aviso. * ADVERTENCIA: Haciendo hincapi en el dispositivo ms all de la absoluta `` '' Los valores mximos pueden causar daos permanentes. Estas son las clasificaciones de tensin solamente. Operacin ms all del `` Las condiciones de operacin'' no se recomienda y se extendi la exposicin ms all de las condiciones de operacin ``'' puede afectar a la fiabilidad del dispositivo. D.C. CARACTERSTICAS (TA e 0 C a 70 C, TCASE (de plstico) e 0 C a 95 C, TCASE (CERDIP) e 0 C a 75 C, TA e 0 C a 55 C y TCASE e 0 C a 75 C durante P8088-2 slo TA est garantizada siempre y cuando no se exceda TCASE) (VCC 5V e g10% para 8088, e 5V VCC% g5 para 8088-2 y extendido de temperatura EXPRESS) Smbolo de los parmetros Min Max Unidades de condiciones de prueba VIL Bajo voltaje de entrada V 0.8 b0.5 (Nota 1) VIH de entrada de alto voltaje 2,0 V VCC un 0,5 (Notas 1, 2) VOL salida de Baja Tensin 0,45 V e IOL 2,0 mA VOH de salida de alto voltaje de 2,4 V OUI B400 mA CPI 8088 340 mA TA e 25 C Fuente de alimentacin de corriente: 8088-2 350 P8088 250 ILI de entrada de corriente de fuga del G-10 mA 0VsVIN s VCC (Nota 3) OIT de salida y entrada / salida de corriente de fuga del G-10 mA 0.45V s VOUT s VCC VCL reloj de entrada de bajo voltaje b0.5 0.6 V Reloj VCH de entrada de alto voltaje 3,9 VCC una V 1.0 Si CIN Capacidad del buffer de entrada 15 pF fc e 1 MHz (Todo Excepto entrada Ad0 AD7, RQ / GT) CIO Capacidad de E / S de bfer 15 pF fc e 1 MHz Ad0 AD7, RQ / GT)

NOTAS: 1. VIL probado con MN / MX 0V Pin e VIH probado con MN / MX 5V Pin e MN / MX Pin Pin es una correa de 2. No es aplicable a RQ/GT0 y RQ/GT1 Pins Pines 30 y 31) 3. HOLD y HLDA ILI min e 30 mA, 500 mA Max e 16