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4 Circuitos Seqenciais

Conforme j citado no captulo 3, os circuitos lgicos dos sistemas digitais podem ser de dois tipos: circuitos combinacionais ou circuitos seqenciais. Um circuito combinacional constitudo de um conjunto de portas lgicas, as quais determinam os valores das sadas diretamente a partir dos valores atuais das entradas. A figura 4.1 mostra o diagrama de blocos de um circuito seqencial. Um circuito seqencial composto por um circuito combinacional e elementos de memria. As entradas e as sadas do circuito seqencial esto conectadas somente ao circuito combinacional. Os elementos de memria so circuitos capazes de armazenar informao codificada em binrio. Algumas das sadas do circuito combinacional so entradas para os elementos de memria, recebendo o nome de variveis do prximo estado. J as sadas dos elementos de memria constituem parte das entradas para o circuito combinacional e recebem o nome de variveis do estado atual. As conexes entre o circuito combinacional e os elementos de memria configuram o que se costuma chamar lao de realimentao, pois a sada de um bloco entrada para o outro e vice-versa. A informao armazenada nos elementos de memria num dado instante determina o estado em que se encontra o circuito seqencial. O circuito seqencial recebe informao binria das entradas que, juntamente com a informao do estado atual, determinam os valores das sadas e os valores do prximo estado (vide figura 4.1). Desta forma, fica evidente que as sadas de um circuito seqencial dependem no apenas das entradas, mas tambm do estado atual, armazenado nos elementos de memria. E o mesmo pode ser dito para as variveis de prximo estado. Em funo deste comportamento seqencial, um circuito seqencial especificado pela seqncia temporal de entradas, sadas e estados internos.

entradas

. . .

. . .

sadas
variveis do estado atual

circuito combinacional
. . . . . . elementos de memria . . .

variveis do prximo estado

 Figura 4.1 - Diagrama de blocos de um circuito seqencial. Os circuitos seqenciais podem ser divididos em dois tipos, conforme o comportamento temporal dos seus sinais: sncronos e assncronos.

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Jos Lus Gntzel e Francisco Assis do Nascimento

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O comportamento de um circuito seqencial assncrono depende da ordem segundo a qual as entradas mudam e o estado do circuito pode se alterar a qualquer tempo, como conseqncia de uma mudana de suas entradas. Os elementos de memria utilizados nos circuitos seqenciais assncronos apresentam uma capacidade de armazenamento que est associada diretamente ao atraso de propagao dos circuitos que os compem. Em outras palavras, o tempo que esses circuitos levam para propagar uma mudana de suas entradas at suas sadas pode ser encarado como o tempo durante o qual eles retm os valores aplicados antes da mudana, e esse fenmeno coincide com o conceito de memria, para os circuitos digitais. Nos circuitos seqenciais assncronos, os elementos de memria so compostos por portas lgicas que provem um atraso de propagao com valor adequado para o funcionamento do circuito. Ento, um circuito seqencial assncrono pode ser visto como um circuito combinacional com realimentao. O projeto de circuitos com realimentao apresenta grandes dificuldades, uma vez que seu funcionamento correto dependente das caractersticas temporais dos componentes (portas lgicas e fios). A principal dificuldade provm do fato de que os componentes apresentam atrasos que no so fixos, podendo ser diferentes mesmo para exemplares com mesma funo e de um mesmo fabricante. Desta forma, os circuitos seqenciais assncronos tm sido evitados, sempre que possvel, em favor do uso de circuitos seqenciais sncronos. Um circuito seqencial sncrono utiliza um sinal especial denominado de relgio (clock, em ingls) o qual tem a funo de cadenciar uma eventual troca de estado. A figura 4.2 mostra um exemplo de sinal de relgio. A forma de onda de um sinal de relgio dita montona, pois no se altera ao longo do tempo. Nela podem ser identificados a borda de subida, a borda de descida, o nvel lgico zero e o nvel lgico um. O tempo que decorre para o sinal se repetir denominado perodo e representado por T. Por exemplo, o tempo entre duas bordas de subida sucessivas igual a T. Da mesma forma, o tempo entre duas bordas de descida sucessivas igual a T.
borda ascendente nvel alto perodo (T) nvel baixo

borda descendente

Figura 4.2 - Exemplo de sinal de relgio (clock). A freqncia de um sinal de relgio, representada por f, definida como sendo o inverso do perodo, ou seja: f = 1 T (4.1)

Para medir-se o perodo, usa-se os mltiplos do segundo: ms (milissegundo = 10-3s), s (microssegundo = 10-6s), ns (nanossegundo = 10-9s) e ps (picossegundo = 10-12s). Para medirse a freqncia, usa-se os mltiplos do hertz: kHz (quilohertz = 10+3Hz), MHz (megahertz = 10+6Hz) e GHz (gigahertz = 10+9Hz). Um hertz equivale a 1/1s (i.e., o hertz o inverso do segundo).

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Exemplo 4.1: um circuito digital sncrono cadenciado pelo uso de um sinal de relgio de 200 MHz. Qual o maior atraso permitido para um circuito combinacional qualquer dentro deste circuito. Ora, se esse circuito deve trabalhar freqncia de 200 MHz, ento, cada um de seus blocos combinacionais deve ter um atraso inferior ao perodo do relgio, o qual pode ser calculado por: T= 1 = 0,005x10 6 s = 5x10 9 s = 5ns 6 200x10 Hz

Num circuito seqencial sncrono, o sinal de relgio determina quando os elementos de memria iro amostrar os valores nas suas entradas. Conforme o tipo de circuito utilizado como elemento de memria, esta amostragem das entradas pode ser sincronizada pela borda ascendente ou pela borda descendente do relgio. Seja qual for o tipo de sincronizao, o tempo que transcorre entre duas amostragens sucessivas equivale a T, o perodo do relgio. Isto implica que, qualquer mudana no estado de um circuito seqencial sncrono ir ocorrer somente aps a borda do sinal de relgio na qual seus elementos de memria so disparados. A figura 4.3 mostra o diagrama de blocos de um circuito seqencial sncrono. Os elementos de memria utilizados nos circuitos seqenciais sncronos so denominados flip-flops. Um flip-flop um circuito digital que possui duas entradas e duas sadas e capaz de armazenar um bit de informao. As duas entradas no so intercambiveis: uma reservada ao sinal de controle (relgio) e a outra recebe o dado (bit) a ser armazenado. As sadas correspondem ao dado (bit) armazenado e ao seu complemento. O sinal de relgio determina o instante em que o flip-flop amostra o valor do dado, podendo corresponder a uma borda de subida ou a uma borda de descida, dependendo de como o flipflop constitudo. O diagrama da figura 4.3 mostra que o valor de cada varivel de estado armazenado num flip-flop especfico. Os valores que representam o prximo estado s so amostrados na borda ativa do relgio. Logo, o estado atual fica armazenado no conjunto de flip-flops at que uma nova borda do relgio chegue, quando ento o prximo estado passa a ser o estado atual e um novo prximo estado ser gerado pelo circuito combinacional.

entradas

. . .

. . .

sadas

circuito combinacional
. . . . . . . . .

elementos de memria (flip-flops)

variveis do estado atual

variveis do prximo estado

Figura 4.3 - Diagrama de blocos de um circuito seqencial sncrono.

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Desde que devidamente alimentado com energia, um flip-flop pode manter indefinidamente um estado, at que os sinais de entrada assumam uma configurao tal que o faam mudar de estado. Essa configurao depende de como o flip-flop constitudo. O estado em que um flip-flop se encontra usualmente associado ao valor binrio que ele est armazenando. Desta forma, num dado instante, um flip-flop estar armazenando ou o valor lgico 1 (um) ou o valor lgico 0 (zero), pois esses so os dois valores possveis para uma varivel Booleana.

4.1 Latches
Os vrios flip-flops existentes se diferenciam pelo nmero de entradas que possuem e na maneira pela qual tais entradas afetam o estado em que o flip-flop se encontra. Os tipos mais bsicos de flip-flops so denominados latches. Os latches operam por nveis dos sinais de entrada (diz-se que so sensveis a nvel) e servem como base na construo dos flip-flops mais sofisticados. Apesar de serem capazes de armazenar informao binria, os latches so pouco utilizados na construo de circuitos seqenciais sncronos por serem menos prticos do que os flip-flops. A seguir, sero estudados o latch RS, o latch RS controlado e o latch D.

4.1.1 O Latch RS
O latch RS o latch mais simples que existe. Ele pode ser construdo com o uso de duas portas nor de 2 entradas cada, conectadas conforme mostra a figura 4.4. Note que h duas entradas, chamadas R e S, e duas sadas, Q e Q . Note tambm que existe uma conexo entre a sada Q e a outra entrada da nor n2. Existe tambm uma conexo entre a sada Q e a outra entrada da nor n1. Conexes entre sada e entrada so denominadas realimentaes, e no caso de circuitos digitais, so responsveis pela propriedade de armazenamento apresentada pelo circuito. R n1 Q

n2

Figura 4.4 - Latch RS com portas nor. Conforme j citado na introduo deste captulo, circuitos que possuem algum tipo de realimentao so ditos seqenciais, pois seu comportamento no depende somente dos valores das entradas, mas tambm do estado em que o circuito se encontra. Assim, a anlise do funcionamento do latch RS obedecer os seguintes passos: Identificao de uma combinao de entradas capaz de determinar o estado do latch de maneira independente do estado anterior (se isso for possvel)

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Assumindo o estado determinado no passo 1 como sendo o estado inicial, aplicao de uma nova combinao de entradas para verificar como o circuito se comporta (se muda de estado ou no); Repetio dos passos 1 e 2 para cada combinao de entradas capaz de determinar o estado do circuito de maneira independente. A partir do procedimento anterior encontrar-se- uma tabela de comportamento denominada tabela de transio de estados (ou simplesmente, tabela de transio), a qual caracterstica deste latch. Em particular, cada latch e cada flip-flop possui um comportamento que pode ser expresso em termos de uma tabela de transferncia que lhe prpria. Para o latch RS da figura 4.4, imaginemos que sejam aplicados simultaneamente os valores 1 e 0 s entradas R e S, respectivamente, no instante de tempo t0. Ora, sabemos que o valor 1 aplicado a qualquer uma das entradas de uma porta nor determina o valor da sada desta porta como sendo 0, independente dos valores das demais entradas. Logo, se for aplicado R=1 e S=0 em t0, a sada Q se estabilizar com valor 0 em t0+td(n1), onde td(n1) o atraso da porta nor n1. Como existe uma ligao fsica (ou seja, um fio) entre Q e uma das entradas da porta nor n2, a partir do tempo t0+td(n1) ambas entradas desta porta estaro estabilizadas em 0. Ento, a partir do tempo t0+td(n1)+td(n2), onde td(n2) o atraso da porta nor n2, a sada Q estar estabilizada com o valor lgico 1. Imaginemos agora que na seqncia de operao deste latch foram aplicados os valores R=0 e S=0 s suas entradas no instante de tempo t1, com t1>t0+td(n1)+td(n2) (ou seja, bem depois da aplicao de R=1 e S=0). Em funo dos atrasos das portas n1 e n2, as sadas Q e Q no se alteraro imediatamente. Logo, para efeitos de anlise, podemos considerar que a entrada de n1 que est conectada a Q continua com o valor lgico 1 e que a entrada de n2 que est conectada a Q continua com o valor lgico 0. Desta forma, logo aps o instante t1, n1 ter 0 e 1 em suas entradas, fazendo com que sua sada, que a sada Q do circuito, permanea no valor lgico 0. De maneira semelhante, logo aps t1, n2 ter em suas entradas 0 e 0, fazendo com que sua sada, que a sada Q do latch, permanea com o valor lgico 1. As formas de onda que ilustram o resultado da aplicao sucessiva destes dois vetores de entrada (R=1;S=0) e (R=0;S=0) no latch RS so mostradas na figura 4.5. Suponhamos agora que a seqncia de valores aplicados s entradas do latch (R=0;S=1) em t0 e (R=0;S=0), em t1. Ento, em t0+td(n2) a sada Q se estabilizar com o valor lgico 0. Como existe uma ligao fsica entre a sada Q e uma das entradas da porta nor n1, aps o instante t0+td(n2) ambas entradas de n1 estaro estabilizadas em 0. Ento, a partir do instante t0+td(n2)+td(n1), a sada Q estar estabilizada com o valor lgico 1. Supondo novamente que t1>t0+td(n2)+td(n1), podemos admitir que imediatamente aps t1 as sadas Q e Q ainda se mantm com seus valores anteriores, quais sejam Q=1 e Q =0. Desta forma, n1 ter o valor lgico 0 em ambas entradas, resultando que Q se mantm em 1. De forma similar, n2 ter em suas entradas os valores 1 e 0, resultando que Q se mantm em 0. A figura 4.6 mostra as formas de onda resultantes da aplicao do vetor de entrada (R=0;S=1) em t0, seguido do vetor (R=0;S=0), em t1. Note que td(n1) e td(n2) podem ser valores bem diferentes. Note ainda que em ambos casos, o atraso para a estabilizao do latch sempre ser td(n1)+td(n2).

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4-6

valor indeterminado (=desconhecido)

t0 td(n1) td(n2)

t1

nada muda nas sadas aps t1

R S Q Q Figura 4.5 -Formas de onda para aplicao do vetor de entrada (R=1;S=0) seguido do vetor (R=0;S=0) no latch RS. valor indeterminado (=desconhecido) t0 td(n2) td(n1) t1 nada muda nas sadas aps t1

R S Q Q Figura 4.6 -Formas de onda para aplicao do vetor de entrada (R=0;S=1) seguido do vetor (R=0;S=0) no latch RS. Note que para todas as situaes estudadas at aqui, os valores exibidos pelas sadas Q e Q so sempre complementares. justamente por esse motivo que elas recebem essas denominaes. Entretanto, se aplicarmos o vetor de entrada (R=1;S=1), ambas sadas se estabilizaro em 1, o que conflita com o que foi colocado anteriormente. Ora, se um latch deve ser capaz de armazenar um dentre os dois estados possveis para uma varivel Booleana e se o estado est associado ao valor de Q e Q (Q exibe o estado e Q , o seu complemento), ento qual seria o estado representado pela situao Q=1 e Q =1? Por no haver uma resposta plausvel a essa pergunta, foi convencionado que esse seria um estado proibido (ou indeterminado), de modo que a situao (R=1;S=1) deve sempre ser evitada, no caso do latch RS. Conforme j mencionado na introduo dessa seo, um latch, assim como um flip-flop, pode assumir um dentre dois estados possveis. Esses estados correspondem aos valores que uma varivel Booleana pode assumir, ou seja, 0 e 1. O estado 0 tambm chamado estado reset e o estado 1 tambm chamado estado set.

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Analisando-se a situao mostrada pelas formas de onda da figura 4.5, conclui-se que a aplicao do vetor (R=1;S=0) faz com que o latch v para o estado set (i.e., a sada Q estabiliza com o valor lgico 1), independente de seu estado anterior. Se aps isso for aplicado o vetor (R=0;S=0), o latch no muda o seu estado. Avaliando-se agora as formas de onda da figura 4.6, conclui-se que a aplicao do vetor (R=0;S=1) faz com que o latch v para o estado reset (i.e., a sada Q estabiliza com o valor lgico 0), independente de seu estado anterior. Se aps isso for aplicado o vetor (R=0;S=0), o latch no muda o seu estado. Finalmente, pode-se afirmar que a aplicao do vetor (R=0;S=0) no muda o estado em que o latch est. Por outro lado, o vetor (R=1;S=1) deve ser evitado, pos conduzir ao estado proibido. Essas informaes podem ser resumidas pela tabela que segue: R 1 0 0 0 1 S 0 0 1 0 1 Q 0 0 1 1 0
Q

1 1 0 0 0

ao vai para estado reset mantm estado reset (= estado anterior) vai para estado set mantm estado set (= estado anterior) estado proibido

Tabela 4.1 - Resumo do funcionamento seqencial do latch RS. A tabela anterior pode ser escrita de maneira mais compacta, de modo a incorporar a informao da dependncia temporal. R 0 0 1 1 S 0 1 0 1 Qt+1 Qt 1 0 comentrio mantm estado anterior estado set estado reset proibido

Tabela 4.2 - Tabela de transio de estados para o latch RS. A tabela 4.2 lista os valores possveis para as entradas nas colunas mais esquerda, admitindo que esses valores esto sendo aplicados no instante presente t. Para cada situao de entradas, o novo valor da sada (e portanto, o novo estado do latch) para o instante imediatamente posterior t+1 encontra-se na coluna mais direita. Como a sada Q sempre exibe o complemento da sada Q, apenas o valor de Q listado, ficando Q subentendido. O comportamento de circuitos seqenciais pode tambm ser expresso por meio de um diagrama denominado diagrama de estados. Sendo o latch RS um circuito seqecial, pode-se usar um diagrama de estados para representar seu funcionamento, conforme mostrado na figura 4.7. No diagrama da figura 4.7, os estados reset e set esto representados por nodos (crculos). A transio entre estados mostrada por uma aresta (seta). A condio de entradas segundo a qual uma determinada transio pode ocorrer est definida junto a aresta respectiva. Por exemplo, estando o latch RS no estado reset, para que ele v para o estado set necessrio que R=0 e S=1. Caso R=0 e S=0, o latch RS ficar no estado em que se encontra.

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R=0 S=1

(R=0 S=0) (R=1 S=0)

(R=0 S=0) (R=0 S=1)

reset

set

R=1 S=0

Figura 4.7 - Diagrama de estados para o latch RS. Para evitar que se tenha que desenhar o circuito completo toda a vez que houver uma ocorrncia do latch RS, costuma-se adotar o smbolo mostrado na figura 4.8. R S Q Q

Figura 4.8 - Smbolo do latch RS. Exemplo 4.2: desenhar as formas de onda para as sadas do latch RS abaixo, a partir das formas de onda fornecidas para as entradas R e S.
t1 R R S Q Q S Q Q t2

4.1.2 O Latch RS controlado


No latch RS, cujo funcionamento foi descrito na subseo 4.1.1, uma alterao das entradas R e S pode acarretar uma troca de estado. Porm, em alguns casos pode ocorrer que os sinais conectados s entradas R e S sofram variaes no desejadas, sendo vlidos somente em alguns intervalos de tempo bem determinados. Nesse caso, seria interessante que houvesse uma entrada de maior prioridade que fosse encarregada de controlar a habilitao do latch, deixando-o sensvel ou no aos valores das entradas R e S.

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Nesse sentido, o latch RS controlado um aprimoramento do latch RS. Ele construdo a partir do latch RS, pela colocao de um par de portas E nas entradas R e S, conforme mostra a figura 4.9. A entrada C tem o objetivo de habilitar ou desabilitar o latch RS: caso C=0, o latch mantm o estado, pois R1=0 e S1=0; caso C=1, o latch funciona normalmente, segundo a tabela 4.2. A tabela de transio desse latch mostrada na tabela 4.3. Note que se C=0, o latch mantm seu estado, independente dos valores de R e S (os X indicam essa independncia). Repare tambm que h ainda outra situao em que o latch mantm o estado, qual seja, quando C=1, mas R=0 e S=0. R R1 Q C Q S S1 Figura 4.9 -Latch RS controlado. C 0 1 1 1 1 R X 0 0 1 1 S X 0 1 0 1 Qt+1 Qt Qt 1 0 comentrio mantm estado anterior mantm estado anterior estado set estado reset proibido

Tabela 4.3 - Tabela de transio de estados para o latch RS controlado. O diagrama de estados para o latch RS controlado muito semelhante ao diagrama do latch RS, conforme mostra a figura 4.10. Apenas as condies para troca ou manuteno de estado so diferentes: no caso do latch RS controlado, as condies so compostas. Por exemplo, para que o latch RS controlado se mantenha num mesmo estado necessrio que C=0 ou que C=1 e R=0 e S=0.
C=1 R=0 S=1 C=0 (C=1 R=0 S=0) (C=1 R=1 S=0) C=0 (C=1 R=0 S=0) (C=1 R=0 S=1)

reset

set

C=1 R=1 S=0

Figura 4.10 -Diagrama de estados para o latch RS controlado.

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A figura 4.11 mostra o smbolo do latch RS controlado. R C S Q Q

Figura 4.11 - Smbolo do latch RS controlado. Exemplo 4.3: desenhar as formas de onda para as sadas do latch RS abaixo, a partir das formas de onda fornecidas para as entradas C, R e S.
t1 C R S Q Q Q t2 t3 t4

R C S

4.1.3 O Latch D
A necessidade de evitar a ocorrncia do estado proibido um detalhe que dificulta o projeto de circuitos seqenciais com latches RS. O latch D construdo a partir do latch RS, de maneira tal que, pela colocao de um inversor entre as entradas S e R, fica assegurado que nunca ocorrer a situao de entradas R=1 e S=1, responsveis pelo surgimento do estado proibido (figura 4.12). Desta forma, a tabela de transio do latch D pode ser derivada da tabela do latch RS controlado, onde as entradas R e S passam a ser a entrada D (com D=S). Duas combinaes de entradas desaparecem: uma que resultava na manuteno do estado e outra que resultava no estado proibido. A tabela de transio do latch D mostrada na tabela 4.3 e seu smbolo, na figura 4.13. D C R C S Q Q

Figura 4.12: latch D.

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C 0 1 1

D X 0 1

Qt+1 Qt 0 1

comentrio mantm estado anterior estado reset estado set

Tabela 4.4 - Tabela de transio de estados para o latch D. D C Q Q

Figura 4.13 - Smbolo do latch D. Exemplo 4.4: desenhar as formas de onda para as sadas do latch D abaixo, a partir das formas de onda fornecidas para as entradas.
t1 C D C Q Q D Q Q t2 t3 t4

4.1.4 Latches com lgica de ativao complementar


Os latches vistos at aqui apresentam lgica de ativao direta, isto , esto ativados enquanto o controle estiver no nvel lgico 1 e desativados enquanto o controle estiver no nvel lgico 0. possvel inverter-se essa lgica de ativao pela simples insero de um inversor antes da entrada de controle. Assim, um latch com lgica de ativao complementar (ou negada ou invertida) est ativado enquanto o controle vale 0 e desativado enquanto o controle vale 1. A figura 4.14 mostra os smbolos do latch RS controlado e do latch D, ambos com lgica de ativao complementar. Repare que a indicao da lgica de ativao complementar feita por meio de um crculo colocado antes da entrada de controle.

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R C S (a)

Q Q

D C

Q Q

(b)

Figura 4.14 - Smbolo do latch RS controlado (a) e do latch D (b), ambos com lgica de ativao complementar. As tabelas 4.5 e 4.6 mostram o funcionamento destes latches com lgica de ativao negada. Comparando-se com as tabelas de transio dos latches correspondentes com lgica de ativao direta, nota-se que as aes so as mesmas; apenas o que muda o nvel do sinal de controle necessrio para ativ-los. C 1 0 0 0 0 R X 0 0 1 1 S X 0 1 0 1 Qt+1 Qt Qt 1 0 comentrio mantm estado anterior mantm estado anterior estado set estado reset proibido

Tabela 4.5 - Tabela de transio de estados para o latch RS controlado com lgica de ativao negada. C 1 0 0 D X 0 1 Qt+1 Qt 0 1 comentrio mantm estado anterior estado reset estado set

Tabela 4.6 - Tabela de transio de estados para o latch D com lgica de ativao negada. Exemplo 4.5: desenhar as formas de onda para as sadas do latch RS abaixo, a partir das formas de onda fornecidas.
t1 C R C S Q S Q Q R t2 t3 t4

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Exemplo 4.6: desenhar as formas de onda para as sadas do latch D abaixo, a partir das formas de onda fornecidas.
C D C Q Q D Q Q

4.2 Flip-flops
Conforme visto na seo anterior, os latches controlados D e RS so ativados ou controlados pelo nvel lgico do sinal de controle. Isso significa que, enquanto o sinal de controle estiver ativando o latch, eventuais variaes das entradas D ou R e S sero percebidas pelo latch e este poder mudar de estado. Essa caracterstica particularmente imprpria para a construo de circuitos seqenciais sncronos, uma vez que em tais circuitos qualquer troca de estado deve ocorrer de maneira sincronizada com o sinal de relgio. Os flip-flops so circuitos derivados dos latches, porm ativados pela transio do sinal de controle (i.e., pela borda). Isso faz com que um flip-flop permanea ativado apenas durante um intervalo de tempo muito pequeno, aps a ocorrncia de uma transio do sinal de controle. Assim, uma eventual troca de estado s pode ocorrer durante esse breve intervalo de tempo em que o flip-flop est ativado. Entre duas transies sucessivas do mesmo tipo (ou subida ou descida) do sinal de controle, o flip-flop mantm o ltimo estado adquirido. Dependendo de sua construo, um flip-flop pode ser disparado pela transio de subida ou pela transio de descida do sinal de controle. Diz-se ento, que flip-flops so disparados pela borda (ascendente ou descendente, conforme for o caso), enquanto que latches so sensveis ao nvel lgico (alto ou baixo, conforme for o caso). A seguir, sero estudados os flip-flops mais utilizados.

4.2.1 Flip-flop D mestreescravo


O flip-flop D mestre-escravo composto por dois latches D conectados em cascata, conforme mostra a figura 4.15: o primeiro chamado de mestre e o segundo chamado de escravo. O sinal de controle externo est conectado diretamente ao controle do latch mestre e ao inversor cuja sada est conectada ao controle do latch escravo.

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mestre Qm D D C Q Q

escravo

D C

Q Q

Q Q

C Figura 4.15 - Flip-flop D mestre-escravo. Analisando-se as conexes, possvel deduzir facilmente que os dois latches funcionam de maneira complementar com relao ao sinal de controle externo: enquanto o controle vale 1, o mestre est ativado e o escravo est mantendo seu estado anterior e enquanto o controle vale 0, o mestre est mantendo seu estado anterior e o escravo est ativado. Como a entrada do escravo est conectada sada do mestre, o ltimo valor lido durante a ativao do mestre aparecer na sada do escravo no semiperodo seguinte. A figura 4.16 exemplifica o funcionamento do flip-flop D mestre-escravo a partir de formas de onda arbitrrias para as entradas C e D.

D tdM Qm tdE Q tdE tdM

tdM = atraso do latch mestre

tdE = atraso do latch escravo

Figura 4.16 - Exemplo do funcionamento do flip-flop D mestre-escravo. Do ponto de vista externo, o flip-flop D mestre-escravo da figura 4.15 funciona como se fosse disparado pela borda descendente do sinal de controle: o ltimo valor de D amostrado pelo latch mestre antes da borda descendente fica armazenado, aparecendo na sada Q do latch escravo logo aps a mesma borda descendente. Exemplo 4.7: traar as formas de onda para as sadas de cada um dos latches do circuito que segue, a partir das formas de onda fornecidas.

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dado

Q3 D C Q Q D C Q Q

Q2 D C Q Q

Q1 D C Q Q

Q0

controle

controle dado Q3 Q2 Q1 Q0

4.2.2 Flip-flops disparados pela borda


Um flip-flop disparado pela borda (tambm referenciado por sensvel borda) ignora o sinal de controle enquanto este se encontra estvel num dos dois nveis lgicos. Porm, quando o sinal de controle passa por uma transio, o flip-flop disparado pela borda fica ativado por um breve instante durante o qual as entradas podem (ou no) determinar a troca de seu estado. Dependendo da maneira como construdo, o flip-flop ser disparado ou somente pela borda ascendente ou somente pela borda descendente. A figura 4.17 mostra o circuito de um flip-flop D disparado pela borda ascendente, feito com portas nand de duas entradas.

R Q C S Q

Figura 4.17 - Flip-flop D disparado pela borda ascendente.

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A tabela de transio de um flip-flop D disparado pela borda ascendente mostrada a seguir. C D X 0 1 Qt+1 Qt 0 1 comentrio mantm estado anterior estado reset estado set

Tabela 4.7 - Tabela de transio de estados para o flip-flop D disparado pela borda ascendente. Na tabela anterior, o smbolo indica que a ativao do flip-flop instantnea e s ocorre durante as bordas ascendentes do sinal de controle C. Por outro lado, entre duas bordas ascendentes consecutivas do sinal de controle, o flip-flop mantm o estado anteriormente armazenado. O smbolo do flip-flop D mostrado na figura 4.18; o tringulo colocado na entrada de controle C indica que a ativao se d pela borda ascendente (e no pelo nvel lgico, como ocorre no latch D). D C Q Q

Figura 4.18 - Smbolo do flip-flop D disparado pela borda ascendente. Exemplo 4.8: traar as formas de onda para as sadas do flip-flop que segue, a partir das formas de onda fornecidas.
C D C Q Q D Q Q

Alm do flip-flop D existe tambm o flip-flop JK, cujo funcionamento mostrado na tabela 4.8. Note que seu funcionamento assemelha-se ao do latch RS, exceto que a combinao de entradas (J=1;K=1) no leva a um estado proibido, mas sim complementao do estado anterior. Da mesma forma que o flip-flop D, esse flip-flop ativado instantaneamente durante a passagem de uma borda ascendente do sinal de controle. Entre duas bordas ascendentes consecutivas, o flip-flop mantm o estado anterior.

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4-17

J X 0 0 1 1

K X 0 1 0 1

Qt+1 Qt Qt 0 1 Qt

comentrio mantm estado anterior mantm estado anterior estado reset estado set complementa estado anterior

Tabela 4.8 - Tabela de transio de estados para o flip-flop JK disparado pela borda ascendente. O smbolo do flip-flop JK disparado pela borda ascendente mostrado na figura 4.19. Tambm nesse smbolo, o tringulo na entrada de controle indica que a ativao se d pela borda ascendente. J C K Q Q

Figura 4.19 - Smbolo do flip-flop JK disparado pela borda ascendente. Exemplo 4.9: traar as formas de onda para as sadas do flip-flop JK que segue, a partir das formas de onda fornecidas.

C J C K Q Q Q J Q K

4.2.3 Flip-flops disparados pela borda descendente


Um flip-flop disparado pela borda descendente ativado apenas no instante em que o sinal de controle passa pela borda descendente. Nesse instante, o flip-flop amostra os sinais das entradas (D ou J e K), podendo mudar de estado conforme o valor destas entradas. Entre duas bordas descendentes consecutivas, o flip-flop mantm o estado anterior. As tabelas 4.9 e 4.10 mostram o funcionamento do flip-flop D e do flip-flop JK disparados pela borda descendente, respectivamente.

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4-18

D X 0 1

Qt+1 Qt 0 1

comentrio mantm estado anterior estado reset estado set

Tabela 4.9 - Tabela de transio de estados para o flip-flop D disparado pela borda descendente. C J X 0 0 1 1 K X 0 1 0 1 Qt+1 Qt Qt 0 1 Qt comentrio mantm estado anterior mantm estado anterior estado reset estado set complementa estado anterior

Tabela 4.10 - Tabela de transio de estados para o flip-flop JK disparado pela borda descendente. A figura 4.20 mostra os smbolos do flip-flop D e do flip-flop JK disparados pela borda descendente. Note a existncia de um crculo antes da entrada de controle, indicando que os flip-flops so disparados pela borda descendente. D C Q Q J C K (b) Q Q

(a)

Figura 4.20 - Smbolos para o flip-flop D (a) e para o flip-flop JK (b), ambos disparados pela borda descendente. Exemplo 4.10: traar as formas de onda para as sadas do flip-flop D que segue, a partir das formas de onda fornecidas. (Note que o enunciado no diz se o flip-flop disparado pela borda ascendente ou pela borda descendente, pois essa informao faz parte da interpretao da questo!)

C D C Q Q D Q Q

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4-19

4.2.4 Set e Reset Assncronos


Nos circuitos seqenciais complexos, muitas vezes necessrio que se possa colocar todos os flip-flops num estado conhecido, o qual pode ser o estado reset (Q=0) ou o estado set (Q=1). Entretanto, todos os flip-flops de um circuito seqencial sncrono esto sujeitos ao mesmo sinal de controle, que normalmente o sinal de relgio, de modo que qualquer mudana de estado somente pode ocorrer aps uma borda de relgio. Alm disso, a operao de "resetar" (i.e., fazer o flip-flop ir para o estado reset) ou "setar" (i.e., fazer o flip-flop ir para o estado set) pode no ser banal. A fim de permitir que seja possvel "resetar" ou "setar" um flip-flop a qualquer tempo, os flip-flops podem ser construdos de modo a possuir um pino de "reset" assncrono e/ou um pino de "set" assncrono. A denominao "assncrono" refere-se ao fato de que a ao deste pino independente do sinal de controle. Tais pinos so denominados clear (ou DC reset) e preset (ou DC set). Ento, para um flip-flop que tenha o pino de clear (ou DC reset), enquanto este pino estiver ativado, a sada Q do flip-flop estar estvel com o valor 0, independente dos valores das demais entradas (incluindo a de controle). De modo similar, para um flip-flop que tenha o pino preset (ou DC set), enquanto este pino estiver ativado, a sada Q do flip-flop estar estvel com o valor 1, independente dos valores das demais entradas (incluindo a de controle). Alguns flip-flops podem possuir ambos pinos (clear e preset). Porm, no tem sentido ativar ambos simultaneamente. A ativao dos pinos clear e preset pode se dar por meio de lgica direta (i.e., nvel lgico 1) ou por lgica complementar (i.e., nvel lgico 0), o que possvel de ser identificado pelo desenho do flip-flop: caso haja um crculo junto ao pino, a ativao se d com lgica complementar; caso contrrio, a ativao se d com lgica direta. Exemplo 4.11: traar as formas de onda para as sadas do flip-flop que segue, a partir das formas de onda fornecidas.

CK dado D C clear Q Q limpa dado Q limpa Q

CK

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4-20

Exemplo 4.12: traar as formas de onda para as sadas do flip-flop que segue, a partir das formas de onda fornecidas.
CK ajusta ajusta preset J CK C K Q Q Q Q K J

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4-21

4.3 Anlise de Circuitos Seqenciais


Circuitos seqenciais podem ser facilmente reconhecidos pelo fato de serem constitudos de flip-flops, alm de outras portas, possivelmente. Se por um lado, os diagramas esquemticos so suficientes para especificar perfeitamente a estrutura, o comportamento de um circuito seqencial mais difcil de ser descrito, demandando mais recursos de representao. Dentre os recursos normalmente empregados na descrio do comportamento de circuitos seqenciais esto os diagramas de estados, as tabelas de transio de estados, as tabelas de sadas (que nada mais so que tabelas verdade) e as equaes Booleanas. Denomina-se anlise ao processo de descrever o funcionamento de um circuito a partir da descrio de sua estrutura. Assim, dado o esquemtico de um circuito seqencial, desejamos determinar seu comportamento, o que dever ser feito com o uso dos recursos citados acima. Exemplo 4.13: determinar a tabela de transio de estados, a tabela de sada e o diagrama de estados para o circuito seqencial mostrado na figura 4.21.
cnt

D0 C

Q0 Q0

D1 C

Q1 Q1

CK

Figura 4.21 - Exemplo de circuito seqencial. O circuito apresenta uma entrada (cnt) e uma sada (Y). Alm disso, h 2 flip-flops D, cujo contedo representa o estado em que o circuito se encontra. O primeiro passo na anlise determinar as equaes Booleanas para as entradas de cada flip-flop, em funo da entrada externa cnt e das sadas dos flip-flops (Q0 e Q1). Deste modo, as equaes so: D0 = cnt Q0 = cnt Q0 + cnt Q0 D1 = cnt Q1 + cnt Q1 Q0 + cnt Q1 Q0 (4.2) (4.3)

As equaes 4.2 e 4.3 so chamadas equaes de excitao, uma vez que elas descrevem o comportamento dos sinais que so aplicados s entradas dos flip-flops, os quais iro determinar o estado do circuito seqencial para o prximo ciclo de relgio. Aplicando as

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equaes de excitao s equaes caractersticas dos flip-flops, obtm-se as chamadas equaes de estado. Nesse exemplo, os flip-flops so do tipo D. Para este tipo de flip-flop, Qt+1 = Dt (ou seja, a sada copia a entrada). Ento, as equaes de prximo estado so: Q0t +1 = cnt Q0 t + cnt Q0t Q1t +1 = cnt Q1t + cnt Q1t Q0t + cnt Q1t Q0t Com relao sada, a equao que a descreve : Y = Q0 Q1 (4.6) (4.4) (4.5)

Utilizando as equaes de estado, possvel montar-se a tabela de transio de estados do circuito. Nas colunas mais esquerda dessa tabela esto os valores referentes s variveis de entrada e ao estado atual, enquanto que nas colunas mais direita esto os valores correspondentes ao prximo estado associado a cada combinao de entradas. O estado de um circuito seqencial definido pelos valores binrios armazenados nos seus flip-flops. No caso em anlise, h dois flip-flops. Logo, o nmero de estados possveis para esse circuito quatro, pois as variveis (Q0,Q1) podem valer 00, 01, 10 ou 11. Alm disso, existe somente uma varivel de entrada: cnt. A tabela de transio de estados mostrada a seguir.
entrada estado atual prximo estado

cnt 0 0 0 0 1 1 1 1

Q1t 0 0 1 1 0 0 1 1

Q0t 0 1 0 1 0 1 0 1

Q1t+1 0 0 1 1 0 1 1 0

Q0t+1 0 1 0 1 1 0 1 0

Tabela 4.11 - Tabela de transio de estados para o circuito da figura 4.21. A tabela de transio de estados apresenta 8 combinaes de entradas referentes aos 4 estados do circuito (estado atual), combinados com os 2 valores possveis para a entrada cnt. Associado a cada uma destas combinaes existe um estado que ser armazenado pelo circuito aps a prxima borda ascendente do sinal de relgio, que o chamado prximo estado. O prximo estado definido pelas equaes de estado 4.4 e 4.5. Na tabela 4.11 possvel notar que, sempre que cnt vale 0, o prximo estado igual ao estado atual, ou seja, o circuito no ir mudar de estado. Porm, quando cnt vale 1, o circuito muda de estado na chegada de uma borda ascendente do relgio. A partir da equao da sada, monta-se uma tabela de sada. Essa tabela mostra o valor da sada Y para cada combinao entre a entrada cnt e as variveis do estado atual (ou seja, as mesmas combinaes do lado esquerdo da tabela 4.11). A tabela de sada mostrada a seguir. Note que, conforme j descreve a equao, Y independe da entrada cnt.

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4-23

entrada

estado atual

sada

cnt 0 0 0 0 1 1 1 1

Q1t 0 0 1 1 0 0 1 1

Q0t 0 1 0 1 0 1 0 1

Y 0 0 0 1 0 0 0 1

Tabela 4.12 - Tabela de sada para o circuito da figura 4.21. O diagrama de estados uma maneira pictrica de representar a informao mostrada na tabela de transio de estados e na tabela de sada. Nele, cada estado que o circuito pode armazenar representado por um nodo (um crculo), no qual so anotados os valores das variveis de estado e os valores das sadas do circuito. As possveis transies entre estados so indicadas com arestas (arcos com setas). Junto a cada aresta so anotadas as condies das variveis de entrada necessrias para a transio ocorrer. Eventualmente, a nica condio para a troca pode ser a borda do relgio. Neste caso, nenhuma condio anotada na aresta. A figura 4.22 mostra o diagrama de estados para o circuito da figura 4.21. Note a clareza da representao. Por exemplo, facilmente verificvel que se trata de um circuito capaz de contar segundo a seqncia 0, 1, 2, 3, 0, . Nota-se tambm que o sinal cnt um sinal de habilitao: caso cnt valha 0, a contagem parada (i.e., os flip-flops mantm o ltimo estado armazenado); uma vez que cnt volte para 1, o circuito continua a contagem de onde parou. Trata-se, portanto, de um contador sncrono de mdulo-4 (i.e., que conta de 0 a 3). Alm disso, o sinal de sada Y serve para indicar quando a contagem atingiu o valor 3 (Q1=1, Q0=1). Logo, enquanto o circuito permanecer no estado 11, Y permanecer com o valor 1.
cnt=1 cnt=0 Q1Q0=00 Y=0 Q1Q0=01 Y=0 cnt=0

cnt=1

cnt=1

cnt=1 cnt=0 Q1Q0=11 Y=1 Q1Q0=10 Y=0 cnt=0

Figura 4.22 - Diagrama de estados para o circuito seqencial da figura 4.21. Na figura 4.23 so mostradas formas de onda que ilustram uma possvel contagem: o circuito foi suposto partir do estado 00 e o sinal cnt foi mantido com valor lgico 1 por 3 ciclos de relgio consecutivos. Aps, cnt foi feito igual a zero, o que desabilitou a contagem. Com isso, o circuito contou de 0 a 3, parando em 3. Verifique o comportamento da sada Y durante esta operao.

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4-24

t0
CK

t1

t2

t3

cnt Q1 Q0 Y Figura 4.23: diagrama de tempos para uma possvel operao do circuito seqencial da figura 4.21. Exemplo 4.14: determinar a tabela de transio de estados, a tabela de sada e o diagrama de estados para o circuito seqencial mostrado na figura 4.24.
cnt

D0 C

Q0 Q0

D1 C

Q1 Q1

CK

Figura 4.24 - Outro exemplo de circuito seqencial. Conforme pode ser visto, esse circuito se diferencia daquele da figura 4.21 somente pela sada Y, que neste caso tambm depende da entrada cnt. Mais precisamente, Y ser igual a 1 somente quando Q1Q0=11 e cnt for igual a 1 (ou seja, enquanto o circuito estiver contando): Y = cnt Q0 Q1 (4.7)

Como a diferena entre este circuito e aquele da figura 4.21 diz respeito somente sada Y, as equaes de estado para esse circuito correspondem s equaes de estado 4.4 e 4.5. E por conseguinte, a tabela de transio de estados para esse circuito a tabela 4.11.

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4-25

Somente a tabela de sada ser diferente, uma vez que a equao de sada diferente. A tabela de sada para o circuito da figura 4.24 mostrada a seguir.
entrada estado atual sada

cnt 0 0 0 0 1 1 1 1

Q1t 0 0 1 1 0 0 1 1

Q0t 0 1 0 1 0 1 0 1

Y 0 0 0 0 0 0 0 1

Tabela 4.13 - Tabela de sada para o circuito da figura 4.24. O diagrama de estados para esse circuito um pouco diferente do diagrama mostrado na figura 4.22: alm de se anotar as condies de entrada para a transio ocorrer em cada aresta, anotam-se tambm os valores das sadas. O diagrama de estados para o circuito da figura 4.24 mostrado na figura 4.25.
cnt=0 / Y=0 cnt=1 / Y=0 Q1Q0=00 Q1Q0=01 cnt=0 / Y=0

cnt=1 / Y=1

cnt=1 / Y=0

cnt=0 / Y=0 Q1Q0=11

cnt=1 / Y=0 Q1Q0=10

cnt=0 / Y=0

Figura 4.25 - Diagrama de estados para o circuito seqencial da figura 4.24. Na figura 4.26 so mostradas formas de onda que ilustram uma possvel operao do circuito da figura 4.24. O circuito conta de 0 at 3. No meio do ciclo em que a contagem atinge o valor 3 (e portanto, Y=1), o sinal cnt passa a valer 0, o que suspende a contagem e faz Y passar para 0.

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4-26

t0
CK

t1

t2

t3

cnt Q1 Q0 Y Figura 4.26 - Diagrama de tempos para uma possvel operao do circuito seqencial da figura 4.24.

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4-27

4.4 Modelos de Circuitos Seqenciais (Mquinas de Estados)


Cada um dos circuitos estudados nos dois exemplos anteriores (4.13 e 4.14) corresponde a um dos dois modelos possveis para circuitos seqenciais, quais sejam: modelo dependente dos estados ou modelo de Moore (exemplo 4.13) e modelo dependente das entradas ou modelo de Mealy (exemplo 4.14).

No caso do modelo de Moore, as sadas dependem nica e exclusivamente do estado em que o circuito se encontra, de modo que uma mudana nos valores das entradas s toma efeito aps a prxima borda do relgio. J no caso do modelo de Mealy, as sadas dependem no somente do estado em que o circuito se encontra, mas tambm do valor atual das entradas externas, de modo que se estas se alteraram ainda antes da troca de estados, as sadas do circuito podem se alterar. As figuras 4.27 e 4.28 mostram os diagramas de blocos para o modelo de Moore e de Mealy, respectivamente.
entradas
I1 I2 Ik CK

...

D1

Q1 Q1

FF1 O1

lgica de prximo estado

D2

Q2 Q2

FF2

lgica de sada

O2

sadas

... ...
On

D3

Figura 4.27 - Diagrama de blocos para o modelo de Moore. Nestes diagramas, o bloco combinacional foi subdividido em dois blocos: um responsvel exclusivamente pela gerao do prximo estado, denominado bloco de prximo estado (pois implementa as equaes de estados) e um que gera os valores das sadas, denominado bloco de sada. Alm destes dois blocos de lgica combinacional, existe um conjunto de flip-flops que armazenam o estado do circuito. O nmero de estados possveis do circuito 2n, com n sendo o nmero de flip-flops. No caso dos exemplos 4.13 e 4.14, o bloco de sada constitudo apenas pela porta E que gera o sinal de sada Y. J o bloco de prximo estado contm as portas que esto esquerda dos flip-flops. Essas portas implementam as funes de estado.

... ... ...


Q3 Q3

FF3

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4-28

entradas
I1 I2 Ik CK

...

D1

Q1 Q1

FF1 O1

lgica de prximo estado

D2

Q2 Q2

FF2

lgica de sada

O2

sadas

... ...
On

D3

Figura 4.28 - Diagrama de blocos para o modelo de Mealy.

4.5 Projeto de Circuitos Seqenciais


O projeto de um circuito seqencial normalmente inicia pela definio de seu comportamento de maneira textual e com a transcrio deste comportamento para um diagrama de estados, de modo a detalhar os estados existentes, as condies para trocas de estados e os valores das sadas. Pela anlise do diagrama de estados possvel identificar o modelo de mquina de estados a ser seguido (Moore ou Mealy). Inicialmente, os estados ainda no estaro assinalados a valores binrios, recebendo apenas nomes simblicos que podem ser letras do alfabeto, nmeros inteiros ou nomes. Aps, deve-se gerar as tabelas de transio de estados e de sada, a partir das informaes constantes no diagrama de estados. Neste ponto, ser necessrio associar uma combinao de valores binrios para cada estado. Caso o nmero de estados seja menor do que o nmero de combinaes existentes, algumas combinaes no sero utilizadas. Essa fase denominada assinalamento de estados. Ento, as equaes de estados e as equaes das sadas podero ser derivadas a partir das tabelas. Caso no for possvel minimizar as equaes usando mapas de Karnaugh (se o nmero de variveis for grande), ser necessrio utilizar algum programa de minimizao, tal como o espresso. As equaes de estado representam a funcionalidade do bloco de prximo estado, enquanto as equaes de sada descrevem o comportamento do bloco de sada. O ltimo passo ser o mapeamento da funo de prximo estado e da funo de sada para as portas lgicas disponveis, caso alguma bilioteca seja especificada. Exemplo 4.15: projetar um circuito contador mdulo 4 incrementador/decrementador. Esse circuito tem duas entradas: habilitao de contagem (H) e direo de contagem (D). Quando H=1, o contador ir contar na direo definida por D, parando quando H=0. A contagem ser para cima (incremento) se D=0 e para baixo (decremento) se D=1. O contador possui uma sada Y, a qual vale 1 quando o contador atingir o valor 11, independente da direo da contagem.

... ... ...


Q3 Q3

FF3

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4-29

Bibliografia Suplementar
[1] GAJSKI, Daniel D. Principles of Digital Design, New Jersey: Prentice Hall, 1997 (ISBN 0-13-301144-5) [2] MANO, M. Morris; Computer Engineering: Hardware Design. New Jersey: Prentice Hall, 1988 (ISBN 0-13-162926-3) [3] BROWN, Stephen; VRANESIC, Zvonko. Fundamentals of Digital Logic with VHDL Design. McGraw-Hill Higher Education (a McGraw-Hill Company), 2000 (http://www.mhhe.com/engcs/electrical/brownvranesic )