ORGANIZACIN Y ARQUITECTURA 2

Funcionamiento de un sistema basado en un microprocesador: Definicin: Lgica (software?):

ISA (INSTRUCTION SET ARCHITECTURE): Diseo a nivel del lenguaje de mquina, visible para el programador o compilador. Repertorio de instrucciones, registros, tipo y tamao de operandos, modos de direccionamiento.

Implementacin (hardware?):

ORGANIZACIN: Estructura del bus, diseo CPU, sistema de memoria, ciclo de instruccin. TECNOLOGIA: diseo lgico, integracin, encapsulado, potencia.

La arquitectura de computadoras, como otras arquitecturas, es el arte de determinar las necesidades del usuario de una estructura y luego disearla para satisfacer dichas necesidades tan eficientemente como sea posible dentro de ciertas limitaciones econmicas y tecnolgicas

Historia: Despus de 30 aos de existencia de las computadoras y 10 de los microprocesadores, se produce el renacimiento de la arquitectura en la dcada del 80, principalmente por 2 motivos.

Lenguajes de alto nivel: desaparece la programacin en assembler, por lo tanto no es necesaria la compatibilidad de cdigo objeto. Sistemas operativos: se reduce el costo y el riesgo de lanzar al mercado una nueva arquitectura.

Nacimiento de las nuevas arquitecturas RISC (reduce instruction set computer conjunto reducido de instruccin de computadora) * Superescalar es el trmino utilizado para designar un tipo de microarquitectura de procesador capaz de ejecutar ms de una instruccin por ciclo de reloj. El trmino se emplea por oposicin a la microarquitectura escalar que slo es capaz de ejecutar una instruccin por ciclo de reloj. Crecimiento sostenido durante 20 aos (ley de Moore): Nmero de transistores por integrado. Duplica cada dos aos, crecimiento exponencial sostenido. As pasamos de un 4004 en 1971, a un 486 en 1990 y a un Quad Core en 2008. Clasificacin de arquitecturas de Computadoras Segn la aplicacin

Diseo de alto rendimiento: como servers para computo masivo, grficos, se busca disponibilidad, fiabilidad, escalabilidad, rendimiento. Diseo de bajo costo: sistemas embebidos como consolas, routers, se minimiza la memoria y potencia de proceso. Diseo costo/rendimiento: ordenadores de escritorio

Segn el nivel de lenguaje maquina

Clase: Nmero y almacenamiento de operandos. Adems de memoria, dnde? Utilizacin de registros. Direccionamiento de memoria. Byte ordering (endianness). Alineacin. Modos de direccionamiento. Cantidad. Puede cualquiera de los operandos estar en memoria?

Tipo y tamao de los operandos. Tipos y variedad de operaciones.

 Control de flujo. Codificacin del repertorio de instrucciones. Interrupciones y modos privilegiados (user, supervisor,protected). Segn la organizacin

Estructura interna de la CPU.

Registros: Para llevar a cabo el ciclo de instruccin (CAPTACION-

DECODIFICACION-EJECUCION-INTERRUPCION) necesita registros de almacenamiento temporario.

la

CPU

Visibles:

Uso general: operacin.

pueden

utilizarse

en

cualquier

Uso especfico: para datos o direccin.

De control:

PC (puntero), IR (instruccin), MAR (direccin) y MBR (datos).

De estado:

PSW (program status word).

La unidad de control (microprogramada vs. cableada). El camino de los datos (Datapath = Registros + ALU). El ciclo de instruccin, segmentacin.

Escalaridad. Cache de datos e instrucciones. CPI, latencia. Productividad (throughput).

Procesadores:

Cerebro de la computadora. Ejecuta programas almacenados en la memoria principal, buscando sus instrucciones y examinndolas para ejecutarlas una tras otra. Buses externos (memoria, E/S) e internos a la CPU (ALU, UC). Componentes de la CPU: o Unidad de Control (UC):

busca instrucciones de la mem. ppal. Determina su tipo.

o Unidad de Aritmtico Lgica (ALU):

o

Operaciones aritmticas. Operaciones lgicas.

Registros: pequea porcin de memoria de altsima velocidad.

Almacena resultados temporales. Almacena cierta informacin de control. Distintos tamaos y funciones. Propsito general y especfico. Entre los ms importantes:

PC programa counter: apunta a la siguiente instruccin que debe buscarse para ejecutarse. IR instruction registrer: contiene la instruccin que se est ejecutando.

Camino de datos: Consiste en los registros, ALU, UC y varios Buses que conectan los componentes. Es el corazn de casi todos los CPU y define en gran medida lo que la maquina puede hacer. Cuanto ms rpido es el ciclo del camino de datos, ms rpidamente opera la maquina. Casi todas las instrucciones se dividen en:

Memoria-registro: buscan palabras de la memoria a los registros. Las palabras son la unidad de datos que se transfiere entre la memoria y los registros. Por ejemplo un entero. Registro-memoria: almacena el contenido de un registro en memoria. Registro-registro: tpicamente busca dos operandos de los registros, los coloca en los registros de entrada en la ALU, realiza alguna operacin con ellos y coloca el resultado en uno de los registros.

Ejecucin de instrucciones: se ejecutan en una serie de pequeos pasos. A grandes rasgos son los siguientes. Ciclo bsqueda-decodificacinejecucin: 1. Buscar la siguiente instruccin de memoria y colocarla en el registro de instrucciones. 2. Modificar el contador de programa de modo que apunte a la siguiente instruccin. 3. Determinar el tipo de instruccin que se trajo.
4. Si la instruccin utiliza una palabra de la memoria, determinar dnde

est.

5. Buscar la palabra, si es necesario y colocarla en un registro de la

CPU. 6. Ejecutar la instruccin. 7. Volver al paso 1 para comenzar a ejecutar la siguiente instruccin.

RISC vs CISC Programas cada vez ms grandes y complejos demandan mayor velocidad en el procesamiento de informacin, lo que implica la bsqueda de microprocesadores ms rpidos y eficientes. Los avances y progresos en la tecnologa de semiconductores, han reducido las diferencias en las velocidades de procesamiento de los microprocesadores con las velocidades de las memorias, lo que ha repercutido en nuevas tecnologas en el desarrollo de microprocesadores. A fines del 70 se efectuaron muchos experimentos con instrucciones muy complejas, que eran posibles gracias al intrprete. Los diseadores trataron de salvar la brecha semntica entre lo que las maquinas podan hacer y lo que los lenguajes de programacin de alto nivel requeran. En 1980, un grupo de Berkeley comenz a disear chips de CPU que no utilizaban la interpretacin, denominndolos RISC. Estos nuevos procesadores tenan un nmero de instrucciones relativamente pequeo 50 mucho menor a las 200 o 300 de CISC. El debate se centraba en que si una maquina RISC requera 4 o + instrucciones para hacer lo que una maquina CISC hace en una instruccin, si las instrucciones RISC son 10 veces + rpidas (porque no se interpretan), RISC gana. Sin embargo, se deben considerar cuestiones de compatibilidad con lo existente, las inversiones realizadas. Adems de que empresas como Intel han logrado combinar ambas arquitecturas.

CARACTERISTICA

CISC

RISC

Juego de Instrucciones Unidad de Control (operaciones directas) Formato de Instrucciones Numero de registros de propsito general Numero de modos de direccionamiento Numero de ciclos para ejecutar una instruccin Arquitectura Velocidad Costo Ao de lanzamiento Cantidad de Instruccin que puede manejar

Grande y complejo Software (micro cdigo ejecutado por el procesador) Longitud variable Reducido Elevado Varios Compleja Reducido Alto 12 de Agosto de 1981 Alta

En general reducido y simple Hardware (circuiteria, comandos de hardware o circuitos electrnicos) Longitud Fija Elevado Reducido Uno Relativamente Simple En general elevado Bajo 1988 Baja Maquinas desktop (Apple, Sun), computadoras de mano (Motorola e IBM), maquinas de juegos, y otros artefactos electrnicos domsticos. No destructivo en RAM Compleja (largo y voluminosos) Simples

Soportado por

INTEL (celeron, Pentium II, Pentium III, Pentium IV) y AMD (Duron, Athlon).

Sistema de direccionamiento Construccin de Software Complejidad de instrucciones

Destructivo en RAM Relativamente sencillo Complejas

Ciclo de reloj: Un ciclo de reloj es la unidad de tiempo para la ejecucin de las operaciones dentro del procesador. Las operaciones se realizan dentro del ciclo de reloj o en mltiplos, enteros, de ciclos de reloj. Cada ciclo de reloj est dividido en diferentes tiempos, o fases, los cuales indican el momento en que se efectan las micro-operaciones, dentro de cada ciclo.

Benchmarking: proceso sistemtico y continuo para evaluar comparativamente los productos, servicios y procesos de trabajo en organizaciones.

Sistema de direccionamiento no destructivo: a diferencia de CISC, RISC conserva despus de realizar sus operaciones en memoria los dos operandos y su resultado (en total 3 direcciones), los que facilita a los lo que facilita a los compiladores conservar llenos los 'pipelines' (conductos) de la CPU para utilizarlos concurrentemente y reducir la ejecucin de nuevas operaciones. Paralelismo a nivel de Instruccin

Bsqueda de mejorar el desempeo de las maquinas que se disean. Aumentar la velocidad de reloj de los chips para operar con mayor rapidez. Solucin paralelismo, hacer dos o ms cosas al mismo tiempo. o A nivel instruccin: paralelismo dentro de las instrucciones individuales para lograr que la maquina ejecute ms instrucciones por segundo. o A nivel procesador: mltiples CPU trabajan juntas en el mismo problema. Filas de procesamiento La obtencin de instrucciones de la memoria es un importante cuello de botella que afecta la rapidez de ejecucin de las instrucciones. Para aliviar este problema, las computadoras han contado con la capacidad de buscar instrucciones de la memoria por adelantado (registros buffer de pre bsqueda), a fin de tenerlas disponibles en el momento en que se necesiten. La pre bsqueda divide la ejecucin de instrucciones en dos partes LA BUSQUEDA y EJECUCION.

La fila de procesamiento o pipeline, lleva este concepto mucho ms lejos, dividiendo el proceso de ejecucin de la instruccin en muchas partes, cada una de las cuales se maneja con un componente de hardware dedicado, los cuales pueden operar en paralelo.

Fila de procesamiento en 5 etapas 1. Busca la instruccin de la memoria y la coloca en el buffer hasta que se necesita. 2. Decodifica la instruccin, determinando de que tipo es y que operandos necesita. 3. Localiza y busca los operandos, sea de registros o de la memoria. 4. Ejecuta la instruccin. 5. Escribe el resultado en el registro apropiado.

Arquitecturas superescalares: Fila de procesamiento dual basada en las filas de procesamiento. Una sola unidad de bsqueda de instrucciones trae pares de instrucciones y coloca cada una en su propia fila de procesamiento, que cuenta con su propia ALU para poder operar en paralelo. Se requiere que el par de instrucciones no compitan por el uso de recursos (ej. registros), que una no dependa del resultado de la otra.

Pentium

Si bien es factible proponer 4 filas de procesamiento ello implica duplicar demasiado el hardware. La idea bsica es tener una sola fila de procesamiento pero proporcionarle varias unidades funcionales a la etapa de ejecucin.

Pentium II Paralelismo a nivel procesador Si bien el paralelismo a nivel instruccin ayuda a mejorar el rendimiento de las CPU, casi nunca gana ms que un factor de 5 a 10 %. Para obtener ganancias de 50 o 100%, el nico camino es disear computadoras con mltiples CPU. Multiprocesadores: los elementos de un arreglo de procesadores no son CPU independientes, ya que todos comparten la misma UC. Posibles esquemas:

Multiprocesador basado en bus: ms sencillo consiste en tener un solo bus con varias CPU y una memoria compartida conectada a l. Cada CPU puede leer o escribir en cualquier parte de la memoria por lo que deben coordinarse (en software) para no estorbarse mutuamente

Multicomputadora con memorias locales: en el esquema anterior un gran nmero de procesadores rpidos que constantemente estn tratando de acceder a la memoria por el mismo bus puede provocar conflictos. En un diseo distinto a cada procesador se le proporciona un poco de memoria local propia, inaccesible para los dems. Esta memoria puede utilizarse para cdigo de programa y datos que no es necesario que se compartan.

Multicomputadoras: debido a que a mayor numero de procesadores la dificultad de construir arquitecturas que los soporten aumenta considerablemente, principalmente al tratar de conectar todos los procesadores a la memoria. Se ha optado por construir sistemas que consisten en un gran nmero computadoras interconectadas, cada una con su propia memoria sin que exista una memoria comn. En las que las CPU de cada multicomputadora se comunican envindose mutuamente mensajes a gran velocidad. En sistemas grandes conectar tener todas las computadoras conectadas entre s no resulta prctico, por lo que se usan topologas anillo, jerrquica, estrella. Por lo que los mensajes de una computadora a otra a menudo tienen que pasar por unas o ms computadoras intermedias o conmutadores para llegar del origen al destino.

Puesto que los multiprocesadores son ms fciles de programar y las minicomputadoras son ms fciles de construir, existe la posibilidad de disear sistemas hbridos que combinan las propiedades de uno y otro, tratando de presentar la ilusin de una memoria compartida, sin hacer el gasto de construirla realmente. Chips de CPU Un circuito integrado (CI), tambin conocido como chip o microchip, es una pastilla pequea de material semiconductor, de algunos milmetros cuadrados de rea, sobre la que se fabrican circuitos electrnicos generalmente mediante fotolitografa y que est protegida dentro de un encapsulado de plstico o cermica. El encapsulado posee conductores metlicos apropiados para hacer conexin entre la pastilla y un circuito impreso. El "chipset" es el conjunto (set) de chips que se encargan de controlar determinadas funciones del ordenador, como la forma en que interacciona el microprocesador con la memoria o la cach, o el control de los puertos y slots ISA, PCI, AGP, USB Actualmente las CPU modernas estn contenidas en un solo chip, logrando que su interaccin con el resto del sistema este bien definida. Cada chip de CPU tiene un conjunto de terminales a travs de las cuales debe pasar toda su comunicacin con el mundo exterior. Algunas terminales proporcionan seales de la CPU, otras aceptan seales del mundo exterior y algunas pueden hacer las dos cosas. Las terminales de un chip de CPU se dividen en tres tipos: Direccin Control Dato

Estos terminales se conectan a terminales similares de los chips de memoria y de E/S a travs de una coleccin de alambres paralelos llamados bus Para buscar una instruccin, la CPU
1. Coloca la direccin de memoria de esa instruccin en sus terminales de

direccin.
2. Luego habilita una o ms lneas de control para informar a la memoria

que quiere leer (por eje.) una palabra.

3. La memoria contesta colocando la palabra solicitada en las terminales de datos de la CPU. 4. Y habilitando una seal para indicar que ya termino.
5. Cuando la CPU ve esta seal, acepta la palabra y ejecuta la instruccin.

Dos de los parmetros fundamentales que determinan el desempeo de una CPU son:

El nmero de lneas de direccin: un chip que tiene m lneas de direccin puede direccionar hasta 2m localidades de memoria. La memoria est constituida por localidades con casilleros individuales para cada bit de informacin, (BIT significa BInary digIT), cada localidad corresponde a una direccin determinada, la estructura de una memoria es similar al barrio de una ciudad, en el que cada casa corresponde a su nmero.

Y el nmero de lneas de datos: un chip con n lneas de datos puede leer o escribir una palabra de n bits en una sola operacin. Palabra es una cadena finita de bits que son manejados como un conjunto por la mquina. El tamao o longitud de una palabra hace referencia al nmero de bits contenidos en ella, y es un aspecto muy importante al momento de disear una arquitectura de computadores.

Por ejemplo una CPU con 8 lneas de datos requiere 4 operaciones para leer una palabra de 32 bits. As el chip con 32 terminales de datos es mucho ms rpido, pero siempre es ms costoso. Adems de las lneas de direccin y de datos, toda CPU tiene algunas lneas de:

control, que regulan el flujo y la temporizacin de los datos que entran en la CPU y salen de ella, entre otros usos. Pudindose agrupar en:
o

control del bus: principalmente de salida de la CPU al bus (por tanto entradas en los chips de memoria y de E/S). La CPU utiliza estas terminales para controlar el resto del sistema y decirle lo que quiere hacer. Interrupciones: son entradas a la CPU provenientes de dispositivos de E/S. Por Ej. La CPU puede ordenarle a un dispositivo de E/S que inicie una operacin y luego dedicarse a hacer algo til mientras el lento dispositivo de E/S est haciendo su trabajo. Una vez completada la E/S, el chip controlador de E/S

habilita una seal en una de estas terminales para interrumpir a la CPU y pedirle que atienda al dispositivo de E/S (por eje. Para ver si ocurrieron errores). Algunas CPU tiene una terminal de salida para indicar que recibieron la seal de interrupcin.
o

Arbitraje de bus: regulan el trfico en el bus e impedir que 2 dispositivos traten de usarlo al mismo tiempo. Sealizacin de coprocesador: Un coprocesador es un microprocesador de un ordenador utilizado como suplemento de las funciones del procesador principal (la CPU). Situacin: son principalmente de estado. Diversos: para restablecer la computadora, de compatibilidad con chips de E/S antiguos.

o o

Alimentacin (casi siempre +3.3 volts o +5 volts). Tierra. Y una seal de reloj.

Conexin lgica de terminales de una CPU genrica. Las flechas indican seales de entrada y de salida. Las lneas diagonales cortas indican que se usan varias terminales. En el caso de una CPU especifica, se dara un nmero para indicar cuantas.

Buses de Computadora Bus:

camino elctrico comn entre varios dispositivos. Se clasifican segn su funcin. Se utilizan internamente en la CPU para transportar datos a y de la ALU, Externos a la CPU para conectarla con la Memoria y los dispositivos de E/S. Cada tipo de bus tiene sus propios requisitos y propiedades.

Las primeras computadoras personales tenan un solo bus externo o de sistema, que constaba de 50 a 100 hilos de cobre paralelos grabados en la placa madre, con conectores espaciados a intervalos regulares para insertar tarjetas de memoria y de E/S. Actualmente las computadoras personales generalmente tienen un bus de propsito especial entre la CPU y la memoria y por lo menos un bus mas para los dispositivos de E/S.

Para que los distintos componentes puedan conectarse al bus sistema deben existir reglas bien definidas, denominadas protocolos de bus: especificaciones mecnicas y elctricas para que las tarjetas de terceros ajusten en la caja de tarjetas y tengan conectores que coincidan con los de la placa madre tanto mecnicamente como en trminos de voltaje, temporizacion, etc. Ejemplos: mnibus (PDP-8), unibus (PDP-11), mutibus (8086), bus de IBM (PC/TX), microchannel (PS/2), bus serial universal (pc modernas), fireware (electrnica para el consumidor), etc.

Los dispositivos que se conectan a un bus pueden ser:

activos y pueden iniciar trasferencias de bus. Llamados amos o maestros. Pasivos y esperan solicitudes. Llamados esclavos.

Por ejemplo: cuando la CPU ordena a un controlador de disco que lea o escriba un bloque, la CPU esta actuando como amo y el controlador de disco esta actuando como esclavo. Sin embargo, unos momentos despus el controlador de disco podra actuar como amo al ordenar a la memoria que acepte las palabras que esta leyendo de la unidad de disco.

Las seales binarias que los dispositivos de computo producen, a menudo no son lo bastante fuertes como para impulsar un bus, sobre todo si este es relativamente largo y tiene conectados muchos dispositivos. Por lo cual, todos los amos de bus se conectan al bus con un chip llamado controlador o driver de bus, que en esencia es un amplificador digital. As mismo, casi todos los esclavos se conectan al bus con un receptor de bus. En el caso de los dispositivos que pueden actuar como amo y esclavo, se emplea un chip combinado llamado transceptor del bus. Los aspectos principales del diseo de un bus son su anchura, temporizacion, arbitraje y operaciones, cada una con un impacto considerable sobre la rapidez y el ancho de banda del bus.

Ancho del bus: parmetro ms obvio. Cuantas ms lneas de direccin tenga un bus, mas memoria podr direccionar la CPU directamente. Si un bus tiene n lneas de direccin, una CPU podr usarlo para direccionar 2n localidades de memoria distintas. Problema 1: buses ms anchos necesitan ms lneas que los angosto, ocupan ms espacio fsico, necesitan conectores ms grandes, por consiguiente son ms caros. Problema 2: muchos diseadores de sistema tienden a ser miopes. Ejemplo:

La IBM PC original contena una CPU 8088 y un bus de direcciones de 20 bits, lo que permite direccionar 1 MB de memoria (220/1024/1024). Cuando surgi el chip de CPU 80286, Intel decidi incrementar el espacio de direccin a 16 MB, siendo necesario aadir 4 lneas ms de bus de direccin (sin meterse con las 20 originales, por razones de compatibilidad con modelos anteriores) y a su vez mas lneas de control para ocuparse de las nueva lneas de direccin. Cuando apareci el 80386, se aadieron otras 8 lneas de direccin, junto con ms lneas de control. El diseo resultante (bus EISA) es mucho menos elegante de lo que habra sido si hubiera tenido 32 lneas desde el principio.

Lo mismo sucede con las lneas de datos, hay dos formas de incrementar el ancho de banda de datos en un bus:

Reducir el tiempo de ciclos de bus (ms transferencias por segundo). Incrementar la capacidad del bus (ms bits/transferencia)

Problemas:

Sesgo de bus: debido a que las seales de las diferentes lneas viajan a velocidades ligeramente distintas. Incompatibilidad: con lo existente.

Solucin: bus multiplexado. En este diseo las lneas de direcciones y datos son para ambos. Esto reduce la anchura y el costo del bus, pero hace ms lento el sistema. Temporizacin del Bus: protocolo de transmisin

Forma en la que se coordinan los eventos en el bus para garantizar que la transmisin sea correcta. Dos tipos bsicos de protocolos: sincrnico y asincrnico.

Protocolo sincrnico: una lnea del control es el reloj, todo ocurre a ritmo del reloj (temporizacin fija).

Ventajas: fcil de implementar (necesita poco hardware), muy rpidos. Desventajas: poca flexibilidad respecto de dispositivos con diferentes velocidades (todos los dispositivos deben funcionar a la velocidad del reloj), cortos para que no haya clock skew (sesgo de reloj).

Protocolos asincrnicos: permite adaptar la transferencia a la velocidad del dispositivo, compagina dispositivos lentos y rpidos. No hay reloj (no clock skew). Necesita un protocolo de handshake:

Maestro avisa al esclavo para realizar una operacin (master synchronization). Esclavo avisa a maestro que ha realizado la operacin (slave synchronization).

Son ms lentos y complejos.

Arbitraje del bus: Si existen varios dispositivos maestros en un bus

qu maestro puede utilizar el bus en caso de peticiones simultneas? cmo se gestionan las prioridades en el acceso al bus?

Esto se debe a que los chips de E/S tienen que convertirse en controladores de bus para leer y escribir en la memoria y tambin causar interrupciones. Adems los coprocesadores tambin podran necesitar convertirse en controladores de bus. Es por ello que se requiere algn mecanismo de arbitraje. Todos los protocolos trabajan bsicamente con 3 seales: Peticin de bus (Bus Request): es activada por el dispositivo que requiere el acceso al bus

Concesin de bus (Bus Grant): seal que enva el rbitro del bus al dispositivo para indicarle que tiene concedido el uso del bus Bus ocupado (Busy): una vez que el dispositivo tiene concedido el uso del bus, activa esta seal para tomar el control del bus

Mecanismos de arbitraje:

Centralizados:
o

Con un nivel de encadenamiento circular: en este esquema un solo rbitro de bus determina quien sigue. Muchas CPU tienen el rbitro integrado a su chip, pero a veces se requiere un chip aparte. El bus contiene una sola lnea de solicitud de OR alambrado que uno o ms dispositivos puede habilitar en cualquier momento. El rbitro no tiene forma de saber cuntos dispositivos solicitaron el bus. Las nicas categoras que puede distinguir son: hay solicitudes y no hay solicitudes. Cuando el rbitro detecta una solicitud de bus, emite una concesin habilitando la lnea de otorgamiento del bus. Esta lnea conectada a todos los dispositivos de E/S en serie. Cuando el dispositivo que est ms cercano fsicamente al rbitro percibe la concesin lnea abajo. Si no hizo la solicitud, propaga la concesin al siguiente dispositivo en la lnea, que se comporta de la misma manera, y as hasta que algn dispositivo acepta la concesin y se apodera del bus. Tiene la propiedad de que asigna prioridades a los dispositivos con base a su cercanas al rbitro el dispositivo ms cercano gana.

Arbitro de bus centralizado de un nivel con encadenamiento circular.

o

Con ms de un nivel de encadenamiento circular: para supeditar las prioridades implcitas basadas en la distancia al rbitro, muchos buses tienen varios niveles de prioridad. Para cada nivel de prioridad hay una lnea de solicitud de bus y una lnea de otorgamiento de bus. Cada dispositivo se conecta a uno de los niveles de solicitud de bus, y los dispositivos para los que el tiempo es mas critico se conectan a los de ms alta prioridad. Si hay solicitudes en varios niveles de prioridad al mismo tiempo, el rbitro emite una concesin. Entre dispositivos con encadenamiento circular. la misma prioridad se usa el

Descentralizados:
o

Utiliza 3 lneas, sin importar la cantidad de dispositivos presentes. La primera lnea de bus es de OR alambrado para solicitar el bus. La segunda se llama busy (ocupado) y es acertada por el amo del bus vigente. La tercera lnea sirve para arbitrar el bus y se conecta en serie a todos los dispositivos. La cabeza de esta cadena se mantiene habilitada conectndola a la fuente de alimentacin de 5 V.

Si ningn dispositivo quiere el bus, la lnea de arbitraje acertada se propaga por todos los dispositivos. Si un dispositivo quiere adquirir el bus, primero ve si el bus est inactivo y la seal de arbitraje que era recibiendo in esta acertada.

Si in esta invalidada, el dispositivo no podr convertirse en controlador del bus e invalidara out. En cambio, si in est habilitada, el dispositivo deshabilitara out. Esto har que su vecino cadena abajo vea in deshabilitado y deshabilite su out. Al final. Solo un dispositivo tendr in habilitado y out deshabilitado, convirtindose en el controlador del bus, habilitara Busy y out e iniciara su transferencia. Ventajas: ms econmico, mas rpido y no es susceptible a los fallos del rbitro.

Jerarqua de Buses TRABAJO PRCTICO N 3 Tipo de Buses TRABAJO PRCTICO N 3.2 Ejemplos de Buses: Bus ISA: industry estndar arquitectura / Arquitectura Estndar de la Industria, 1984.

(IBM PC) Estndar en los sistema 8088, copiado por todos los fabricantes de clones de PC, para poder utilizar en sus sistemas las muchas tarjetas de E/S. Originalmente 8 bits. 62 lneas de seal (20 de direccin, 8 de datos, habilitar lectura y escritura de memoria, lectura y escritura de E/S, solicitar y conceder interrupciones, DMA acceso directo a memoria).

Muy sencillo.

Grabado fsicamente a la placa madre.

(PC/AT) llegada de 80286.

Problemas. Paradoja:
o

Incompatibilidad hacia atrs. Si inicialmente hubiese sido de 16 bit, ninguna de las placas contemporneas hubieran funcionado. Incompatibilidad hacia adelante. No aprovechar la capacidad de direccionar 16 megabits de memoria y transferir 16 bits de datos. Solucin: extender el bus. Colocando un segundo conector de arista en la parte inferior, junto al principal. Compatibilidad con ambas tarjetas.

con la llegada del PS/2 (microchanel). IBM hizo borrn y cuenta nueva.

o Obsolescencia del bus.

o

Barreras para los clones. Patentes de fabricacin.

el resto de la industria adopto su propio estndar el ISA. A raz de las licencias otorgadas por IBM para fomentar la fabricacin

de tarjetas para sus ordenadores originales.

ISA se extendi a 32 bits y se denomino. Pero tuvo poco xito.

Bus PCI: Peripheral Component Interconnect - interconexin de componentes perifricos Originalmente las aplicaciones se basaban en texto.

Introduccin de Windows comenzaron a utilizarse las interfaces graficas de usuario.

Forzaron el bus ISA.

Se crea un bus (1990 Intel) con un ancho de banda muy superior incluso que el EISA. PCI (interconexin de componentes perifricos peripheral component interconnect).

Dispositivos PCI alta velocidad / dispositivos ISA de baja velocidad.

Para fomentar el uso Intel lo patento y luego las puso en el dominio pblico. Cualquier compaa poda fabricar perifricos para el sin pagar regalas. A partir de la Pentium. 133 MB/s.

Problemas:
o

No era lo suficientemente para bus de memoria.

o Incompatibilidad con las viejas placas ISA.

Solucin Intel propuso la Jerarqua de buses (prcticamente todas las Pentium II). 2 componentes (chips) fundamentales:
o o

Puente PCI (interfaz): conecta CPU, memoria y el bus PCI. Puente ISA (interfaz): conecta al bus PCI al bus ISA.

Tarjetas PCI varan:

o o

Voltaje 5v o 3.3v o universal. Versiones de 32 bits (120 terminales) y 64 bits (120 terminales + 64 adicionales similitud IBM PC a PC/AT). Un sistema de bus PCI que acepta tarjeta de 64 bit acepta tambin de 32 bit. No funciona a la inversa.

Sincrnico. Direccin y dato Multiplexado.