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5. Contadores
En esta prctica aprenderemos a describir contadores sintetizables con VHDL. Afortunadamente veremos que es mucho ms sencillo que los contadores diseados mediante esquemticos que realizamos el curso pasado en EDI. En esta prctica veremos algunas aplicaciones de los contadores.

5.1. Segundero
El segundero que hicimos el ao pasado y que tanto nos cost, este ao lo podremos hacer en muy poco tiempo. En esta prctica queremos que un LED se mantenga encendido durante un segundo y se apague durante el segundo siguiente, este comportamiento se repetir peridicamente. Recordando del ao pasado, lo que tenemos que hacer es un divisor de frecuencia. Nuestro reloj tiene una frecuencia de 50 MHz y queremos una seal de 1 Hz (que llamaremos S1seg). El cronograma de estas seales se muestra en la figura 5.1. Como se puede apreciar, la seal S1seg estar a '1' solamente durante un ciclo de reloj durante un segundo.
T=1 s T=20 ns Clk (f = 1Hz)
(no est a escala)

S1seg

Figura 5.1: Cronograma de la seal que queremos obtener La seal S1seg ser la entrada a un biestable T, y har que cada segundo, el biestable cambie de valor. El esquema general del circuito se muestra en la figura 5.2.
(no est a escala) T=20 ns T=1 s

P_Conta1seg
Clk Clk S1seg

T=20 ns S1seg

Biestable T
T Q Clk Cada segundo le llega un '1' y entonces cambiar de estado (se encender y apagar) LED

50 MHz

Reset

1 Hz

Figura 5.2: Esquema del circuito que queremos realizar Para implementar un divisor de frecuencia necesitamos contar y para contar debemos ser capaces de sumar (al menos sumar 1 cada vez). Por otro lado, necesitamos saber qu rango tiene nuestra cuenta (hasta qu nmero llega) para que la seal que utilicemos para contar tenga un nmero adecuado de bits. Para pasar de 20 ns a 1 segundo (de 50 MHz a 1 HZ), tenemos que contar hasta 50 millones (50 106). La menor potencia11 de dos superior a 50106 es 26. Esto es, 226 > 50106 > 225. Por tanto, necesitamos 26 bits para poder representar el nmero 50106. As que nuestra seal de cuenta va a tener 26 bits. Para llevar la cuenta se puede utilizar una seal de tipo entero o natural (integer o natural). Esta seal debe de tener un rango potencia de dos. Su declaracin sera:
signal cuenta : natural range 0 to 2**26-1;

Fjate que el rango de los enteros o naturales es ascendente (to en vez de

std_logic_vector).

downto

como lo era en los

11

log2(50106) = 25,75 26 bits. Para calcular el logaritmo en base dos y no tienes en la calculadora, lo puedes calcular con el

Para calcular el nmero de bits que necesitas, obtn el entero superior al resultado del logaritmo en base 2 del nmero. Por ejemplo,

logaritmo en base 10: log2 (X) = log10(X) / log10 (2). Otra forma (menos elegante) de hacerlo es ir calculando las potencias sucesivas de dos hasta encontrar la primera que sea mayor que el nmero.
Diseo digital con VHDL - - 27/11/2008 5-1

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Ejercicio 5. Contadores

La operacin potencia se representa con dos asteriscos en VHDL. Se debe restar uno al resultado de la potencia porque el rango empieza en cero. Por ejemplo para 8 bits, el rango sera:
signal cuenta256 : natural range 0 to 2**8-1; -- de 0 a 255

Si a un entero no se le especifica el rango, se genera una seal de 32 bits, lo que en la mayora de los casos es un desperdicio de recursos. La arquitectura completa del segundero se muestra en el cdigo 5-1
architecture Behavioral of conta1seg is signal cuenta : natural range 0 to 2**26-1; constant cfincuenta : natural := 50000000; signal s1seg : std_logic; signal ledaux : std_logic; begin P_conta1seg: Process (Reset, Clk) -- Proceso que genera la senal periodica de 1 segundo begin if Reset = '1' then cuenta <= 0; s1seg <= '0'; elsif Clk'event and Clk = '1' then if cuenta = cfincuenta-1 then -- aqui se pone la constante en vez de 49999999 cuenta <= 0; s1seg <= '1'; else cuenta <= cuenta + 1; s1seg <= '0'; end if; end if; end process; P_LED: Process (Reset, Clk) -- biestable T que cambia con la senal s1seg, cada segundo begin if Reset = '1' then ledaux <= '0'; elsif Clk'event and Clk='1' then if s1seg = '1' then ledaux <= not ledaux; end if; end if; end process; LD0 <= ledaux; end Behavioral;

Cdigo 5-1: Arquitectura del contador Adems del rango de la seal cuenta, fjate en la constante cfincuenta. En vez de poner el nmero directamente en la expresin condicional, se pone una constante que hace ms entendible el cdigo. Los dos procesos del cdigo 5-1 se pueden unir en uno solo (cdigo 5-2).
P_conta1seg: Process (Reset, Clk) begin if Reset = '1' then cuenta <= 0; ledaux <= '0'; elsif Clk'event and Clk = '1' then if cuenta = fincuenta-1 then cuenta <= 0; ledaux <= not ledaux; else cuenta <= cuenta + 1; end if; end if; end process;

Cdigo 5-2: Proceso equivalente a los dos procesos del cdigo 5-1 Asegrate que entiendes porqu son equivalentes. Implementa cualquiera de las dos alternativas en la FPGA. Tendrs dos puertos de entrada (Reset y Clk) y uno de salida (LD0). Comprueba que el LED luce durante un segundo y se apaga en el siguiente. Y que sigue as sucesivamente.

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5-2

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Ejercicio 5. Contadores

5.2. Contador de 10 segundos

Ahora vamos a ampliar la prctica anterior, y realizar un contador de 10 segundos que mostraremos en un display de siete segmentos. La cuenta ir de 0 a 9 (un dgito BCD). Lo que haremos es utilizar la seal s1seg que creamos en el ejercicio anterior (figura 5.1 y cdigo 5-1) para contar cada segundo. As que utilizaremos dos contadores, uno que nos pasa de 50 MHz a 1 Hz y que crea la seal s1seg; y el otro contador contar diez cuentas de un segundo (s1seg). El esquema del circuito se muestra en la figura 5.3. A este esquema le falta el control de los nodos para que luzca el display (repasa la prctica 3). Como puedes observar, la cuenta de 10 segundos se mostrar por un display de siete segmentos y por cuatro LED.
LED(3:0) CONV_7SEG

P_Conta1seg
Clk Clk Reset S1seg S1seg

PConta10segs
4

conta10s Clk

SEG(6:0)

PB3
(no est a escala)

T=1 s T=20 ns T=20 ns

Reset
F E

A G D B C

Clk

50 MHz

1 Hz

Figura 5.3: Esquema del contador de 10 segundos En el ejercicio anterior vimos que podamos utilizar nmeros enteros o naturales para realizar contadores. Sin embargo, en VHDL para sntesis, los nmeros enteros y naturales no son recomendables de usar cuando queremos mostrarlos por un display (o por cualquier otro medio). Esto se debe a que en los circuitos los nmeros se representan en binario, y por tanto mejor es trabajar con vectores de bits. El nmero de bits del vector se corresponder con los bits necesarios para representar el mayor y menor nmero que queramos representar. Ya hemos visto vectores de bits: std_logic_vector. Sin embargo, sabemos del ao pasado que la representacin de un nmero cambia si utilizamos nmeros sin signo (binario puro) o con signo (habitualmente complemento a 2). Por ejemplo, el nmero si la seal S ="1001", ser es el nmero 9 si es un nmero sin signo, o ser el nmero -7 si es con signo en complemento a dos. As que para poder comparar, sumar y restar nmeros binarios necesitamos saber si son nmeros sin signo o si estn en complemento a dos. Para ello se utilizan los tipos: unsigned y signed. Su declaracin y manejo es similar al de los std_logic_vector. Por ejemplo, la declaracin de la seal conta10s, que queremos que sea un nmero que cuente de 0 a 9, ser:
signal conta10seg : unsigned (3 downto 0);

Cdigo 5-3: Declaracin de seal unsigned Con esta declaracin, especificamos un nmero binario de cuatro bits sin signo. Ya que el rango de un nmero de cuatro bits sin signo va de 0 a 15. Con tres bits no nos valdra porque slo podramos contar hasta siete, y por tanto, no sera un nmero BCD. Para utilizar los tipos unsigned y signed es recomendable cambiar de bibliotecas, en vez de utilizar las predeterminadas por el ISE-Webpack (ver cdigo 5-4), se recomiendan las del cdigo 5-5. Esto est en la cabecera de todos los diseos que crea el ISE-Webpack. As que a partir de ahora, siempre que crees una nueva fuente, quita las que estn en el cdigo 5-4 (las sealadas en negrita) y cmbialas por la del cdigo 5-5 (la biblioteca NUMERIC_STD).
library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL;

Cdigo 5-5: Bibliotecas recomendadas

Cdigo 5-4: Bibliotecas por defecto que pone el ISE El proceso que se encarga de contar los diez segundos (PConta10segs) va a contar con la seal conta10seg, que es de tipo unsigned (ver cdigo 5-3). El proceso se muestra en el cdigo 5-6. Fjate en la ltima sentencia: debido a que la seal conta10seg es de tipo unsigned y el puerto de salida LED es de tipo std_logic_vector,
Diseo digital con VHDL - 27/11/2008 5-3

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Ejercicio 5. Contadores

hay que convertir conta10seg a std_logic_vector. Para hacer esto, es necesario que ambas seales tengan el mismo nmero de bits (en este caso 4: 3 downto 0).
P_CONTA10SEG: Process (Reset, Clk) -- contador de 10 segundos begin if Reset = '1' then conta10seg <= (others => '0'); ledaux <= '0'; elsif Clk'event and Clk='1' then if s1seg = '1' then -- contamos al if conta10seg = 9 then conta10seg <= (others => '0'); else conta10seg <= conta10seg + 1; end if; end if; end if; end process; -- hay que hacer un "cast" para convertir de unsigned a std_logic_vector LED <= std_logic_vector (conta10seg);

Cdigo 5-6: Proceso que cuenta 10 segundos Ahora implementa este circuito en la placa, las entradas y salidas del circuito se muestran en la figura 5.4
CONTA_10SEGS
6

Clk
4

SEG(6:0) LED(3:0) AN(3:0)

PB3

Reset
4

Figura 5.4: Entradas y salidas del circuito

5.3. Cronmetro
Ahora vamos a realizar un cronmetro digital que muestre dcimas de segundos, unidades segundo, decenas de segundo y minutos. Para ello, haremos primero un divisor de frecuencia que nos obtenga una seal de dcimas de segundo: S1decima, este divisor de frecuencia ser similar al que generaba una de un segundo, pero la cuenta ser 10 veces menor. La seal resultante, en vez de ser como la de la figura 5.1, ser como la mostrada en la figura 5.5. Fjate que la seal S1decima est a uno en un slo ciclo de reloj durante todo su periodo de una dcima de segundo.
T=0,1 s (f = 10Hz) T=20 ns Clk
(no est a escala)

S1decima

Figura 5.5: Cronograma de la seal de una centsima de segundo que queremos obtener El proceso que implementa la seal S1decima es similar al proceso P_Conta1seg del cdigo 5-1 (mira tambin la figura 5.2), pero la cuenta, en vez de ser de 50 millones ser de 5000000 (diez veces menor). A partir de la seal de una dcima, realizaremos la cuenta de 10 dcimas, 10 segundos, 60 segundos y 10 minutos. Utilizaremos cuatro procesos similares al PConta10segs (figura 5.3). De cada proceso obtendremos la cuenta en BCD (4 bits) y una seal que indicar el fin de cuenta para hacer contar al siguiente contador. El esquema inicial del cronmetro se muestra en la figura 5.6. Le faltara incluir la parte de visualizacin por los displays que la discutiremos ms adelante.

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P_Conta1decima
Clk Clk Reset PB3 Clk Clk Clk S1decima S1decima

Ejercicio 5. Contadores
PConta60seg PConta10min
S60seg S10seg dec_segundos
4

PConta10decimas
S1seg S1seg decimas
4

PConta10seg
S10seg S1seg segundos
4

minutos Clk

Reset decimas(3:0)

Reset segundos(3:0)

Reset dec_segundos(3:0)

Reset minutos(3:0)

Figura 5.6: Esquema del cronmetro Cada bloque de la figura 5.6 se puede implementar en un proceso. Ya dijimos que el primer proceso: P_Conta1cent es igual que el proceso P_conta1seg del cdigo 5-1, nicamente hay que cambiar el rango de la seal cuenta y el valor de la constante de fin de cuenta (ahora valdr 5000000). Cul sera el rango de la seal cuenta? El resto de procesos son similares al proceso P_Conta10seg del cdigo 5-3, pero hay que cambiar los nombres de las seales y crear las seales de fin de cuenta: S1seg, S10seg, S60seg. Por ejemplo, el proceso PConta10decimas (ver figura 5.6), sera como el mostrado en el cdigo 5-7 (la figura 5.7 muestra el esquema del contador de dcimas). La cuenta de diez dcimas de segundos produce la seal de aviso de que ha transcurrido un segundo: s1seg.
P_CONTA10DECIMAS: Process (Reset, Clk) begin if Reset = '1' then decimas <= (others => '0'); s1seg <= '0'; elsif Clk'event and Clk='1' then s1seg <= '0'; if s1decima = '1' then if decimas = 9 then decimas <= (others => '0'); s1seg <= '1'; else decimas <= decimas + 1; end if; end if; end if; end process;

PConta10decimas
S1decima S1seg S1seg decimas Clk
4

Reset Reset decimas(3:0)

Figura 5.7: Esquema del proceso contador de dcimas

Cdigo 5-7: Proceso contador de dcimas As que si has entendido todo lo que se ha explicado hasta aqu, no deberas de tener muchas dificultades para realizar el diseo mostrado en la figura 5.6. En caso de que no lo entiendas, repsate todas las prcticas, pregunta al profesor, o pide una tutora. Es fundamental que entiendas lo que se ha explicado hasta aqu para poder seguir con las prcticas siguientes que van aumentando en complejidad. Ahora lo que nos queda es mostrar las cuatro cifras BCD por los cuatro display. Sin embargo, hemos visto que en la placa slo tenemos un grupo de siete pines para los cuatro displays. Tambin tenemos cuatro nodos para controlar qu display se tiene que encender. Entonces, cmo podremos mostrar las cuatro cifras BCD? Veremos la solucin manual y la automtica.

5.3.1. Mostrar los dgitos. Solucin manual

Para ver los cuatro dgitos podemos hacer un decodificador como lo hicimos en el apartado 3.2 (prctica 3). Segn la codificacin de los interruptores SW6 y SW7 se encender un display distinto. Por lo tanto, se activar un nodo distinto. Ser parecido al cdigo 3-1 pero sin la habilitacin. La tabla 5-1 muestra los displays que se encienden y el nmero que se muestra segn los interruptores que estn activados. La figura 5.8 muestra el decodificador para activar los nodos. Este decodificador es similar al del apartado 3.2 (bloque de abajo de la figura 3.6).

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Ejercicio 5. Contadores

SW7 SW6 0 0 0 1 1 0 1 1

nodo AN3 AN2 AN1 AN0

DISPLAY dcimas segundos decenas de segundos minutos

SW6 I(0) SW7 I(1) Lo hacemos sin habilitacin (siempre habilitado)

DECOD_2a4 S0 S1 S2 S3

AN(0) AN(1) AN(2) AN(3)

AN3-AN0 Controlamos qu display se enciende

Tabla 5-1: Displays que se muestran segn la configuracin de los interruptores

Negamos porque los displays se controlan con lgica inversa

Figura 5.8: Codificador para controlar los nodos de los displays Adems habr que seleccionar la cifra que se quiere mostrar (dcimas, unidades de segundo, decenas de segundo o minutos). La seleccin de la cifra se har conforme a la tabla 5-1. Como sabemos, para seleccionar necesitamos un multiplexor. Despus del multiplexor, pondremos un conversor a siete segmentos para mostrarlo por los displays. La figura 5.9 muestra el esquema de esta parte del diseo.
decimas(3:0) segundos(3:0) dec_segundos(3:0) minutos(3:0)
4

00
4

CONV_7SEG mostrar(3:0)
4 6

SEG_A-SEG_G SEG(6:0)

01
4

10
4

11

SW6 I(1:0) SW7

Figura 5.9: Multiplexor que selecciona la cifra BCD segn la configuracin de os interruptores. El esquema completo del diseo se muestra en la figura 5.10.
P_Conta1decima
Clk Clk Reset BTN3 Clk decimas(3:0) Clk Clk Clk S1decima S1decima

PConta10decimas
S1seg S1seg decimas
4

PConta10seg
S10seg S1seg segundos
4

PConta60seg
S60seg S10seg dec_segundos
4

PConta10min
minutos
4

Reset

Reset segundos(3:0)

Reset

Reset

SW6 SW7 I(0) I(1)

dec_segundos(3:0)
4 4 4 4

DECOD_2a4 S0 S1 S2 S3

AN3-AN0 AN(0) AN(1) AN(2) AN(3) I(1:0) SW6 SW7

4

minutos(3:0)

00

01

10

11 CONV_7SEG mostrar(3:0)
6

SEG_A-SEG_G SEG(6:0)

El nmero que se muestra segn estn los interruptores

Figura 5.10:Esquema completo del cronmetro con visualizacin manual Ahora crea un nuevo proyecto llamado crono_manual, implementa el diseo de la figura 5.10 en la FPGA y comprueba que funciona. Evidentemente, es un cronmetro de prestaciones muy malas, porque no puedes visualizar simultneamente ms de un cifra. Tienes que seleccionar la cifra manualmente con los interruptores SW6 y SW7.

5.3.2. Mostrar los dgitos. Solucin automtica

Hemos visto las limitaciones de la solucin anterior. Si quisieses ver dos cifras simultneamente, podras probar a mover el interruptor manualmente lo ms rpidamente posible. Es obvio que esta solucin no es muy cmoda, as que vamos a intentar buscar una alternativa. La solucin podra ser que en vez de que nosotros cambiemos la seal I(1:0) moviendo los interruptores SW6 y SW7, hicisemos un circuito que haga como si los moviese peridicamente de manera automtica. La velocidad del cambio debe ser tan rpida que no sea perceptible por nosotros los humanos. Por ejemplo, si

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Ejercicio 5. Contadores

cambiamos el display cada milisegundo seguramente no nos demos cuenta de que est cambiando (salvo que lo vemos lucir menos tiempo). As que vamos a probar de esta manera: crearemos otro contador similar al que crea una seal de un segundo (proceso P_conta1seg del cdigo 5-1) o similar al que hemos creado en el cronmetro para contar una dcima de segundo (figura 5.6). Nuestro contador crear una seal peridica de un milisegundo (s1mili) como la mostrada en la figura 5.11.
T=1ms T=20 ns Clk 50MHz S1mili 1kHz (f = 1kHz) Relacin:
(no est a escala)

frecuencia 50MHz = 50000 1kHz periodo 1ms 1000000ns = = 50000 20ns 20ns

Figura 5.11 : Cronograma de la seal de una milsima de segundo que queremos obtener A partir de la seal de un milisegundo (s1mili) realizaremos una cuenta de cuatro (de cero a tres) para seleccionar el display que va a lucir y el nmero que se va a mostrar. Esta seal (cuenta4ms) ser equivalente a la seal I que antes era gobernada por los interruptores (ver figuras 5.8, 5.9 y 5.10). En la figura 5.12 se muestra el multiplexado en el tiempo. En cada milisegundo se muestra un display distinto (slo hay un nodo activo). La frecuencia de refresco del display es de 250 Hz (T=4ms). Es muy importante seleccionar el nmero correspondiente al nodo que se va a seleccionar.
T=1 ms

s1mili
Segundos

CUENTA4MS AN_0 AN_1

minutos decenas unidades dcimas

M AN_2
AN_3

DS

US

dec

AN_2

AN_1

AN_0

AN_3 mostrar
US DS DM

dec

US

DS

UM

4 x 1 ms

Segn el valor de CUENTA4MS se selecciona las dcimas, las unidades o decenas de segundos o los minutos

Figura 5.12:Multiplexado en el tiempo para mostrar los displays El esquema del circuito final se muestra en la figura 5.13. Crea un nuevo proyecto llamado implemntalo en la FPGA. Comprueba que te sale bien.
crono_auto

Como conclusin, hemos aprendido a hacer un reloj digital. Hemos visto cmo podemos multiplexar en el tiempo una varias seales. Con esto reducimos el nmero de pines de la FPGA para manejar los displays. Con esta solucin tenemos los siete segmentos ms el punto decimal (8 pines) ms los cuatro nodos, en total 12 pines. De la otra forma, si necesitsemos los 8 pines por cada display sera 8x4=32 pines ms los cuatro nodos: 36 pines.

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P_Conta1decima
Clk Clk Reset BTN3 Clk decimas(3:0) Clk Clk S1decima S1decima

Ejercicio 5. Contadores
PConta60seg PConta10min
S60seg S10seg dec_segundos
4

PConta10decimas
S1seg S1seg decimas
4

PConta10seg
S10seg S1seg segundos
4

minutos Clk

Reset

Reset segundos(3:0)

Reset

Reset

dec_segundos(3:0)
4 4 4 4

minutos(3:0)

P_Conta1mili
Clk Clk Reset S1mili S1decima

PConta4milis
cuenta4ms
2

cuenta4ms

00

01

10

11 CONV_7SEG SEG_A-SEG_G
6

Clk BTN3 Reset Lo que antes era I SW6 SW7 I(1:0)

mostrar(3:0)

SEG(6:0)

DECOD_2a4 S0 I S1 S2 S3

AN(0) AN(1) AN(2) AN(3) AN3-AN0

Figura 5.13:Esquema completo del cronmetro con visualizacin automtica

5.3.3. Mejoras del circuito

Si te apetece puedes introducir las siguientes mejoras: Muestra el punto decimal en el segundo y cuarto display para separar los segundos de las dcimas de segundo y los minutos. Haz que el circuito se pueda parar con un interruptor. El cronmetro se debe mantener parado en el tiempo en que estaba. Has que el circuito se pueda parar con un pulsador. Si pulsamos, el cronmetro se mantiene parado en el tiempo en que estaba, y si volvemos a pulsar, el cronmetro contina. Haz un reloj de minutos y horas, haciendo que el punto decimal de en medio parpadee cada segundo.

5.3.4. Optimizacin
Sabemos que hay muchas formas posibles de realizar un circuito. En concreto para este circuito nos podemos plantear poner el multiplexor antes o despus de haber convertido el nmero a siete segmentos. Qu manera crees que es ms ptima en cuanto a ahorro de recursos de la fpga? En la figura 5.14 se muestra cmo sera este circuito. Este circuito es una alternativa ms costosa en trminos de recursos respecto al circuito de la figura 5.9. Tanto porque usa ms convertidores, como porque el multiplexor tiene un ancho de bus de los datos mayor (7 bits frente a 4). Al disear en VHDL debes tener muy presente qu circuito ests generando para evitar desperdiciar recursos.
CONV_7SEG
4

decimas(3:0)

CONV_7SEG
4 6

segundos(3:0)

00
6 6

01 10 11

CONV_7SEG
4

SEG(6:0)

6 6

dec_segundos(3:0)

CONV_7SEG minutos(3:0)
4 6

I(1:0)

Figura 5.14:Otra alternativa al esquema de la figura 5.9

Diseo digital con VHDL - 27/11/2008 5-8

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Ejercicio 5. Contadores

5.4. Contador manual

Ahora vamos a realizar un contador ascendente/descendente que aumentar su cuenta cuando presionemos el pulsador BTN0 (UP) y que disminuir su cuenta cuando presionemos el pulsador BTN1 (DOWN). Cuando no se presionen estos pulsadores el contador permanecer quieto (no aumentar con el reloj de la placa como los de las prcticas anteriores). La cuenta ir de 0 a 7 (3 bits), y no se desbordar, esto es, si pulsamos el UP estando en siete se quedar fijo (no pasa a cero), y si le damos al DOWN estando en cero, se quedar en cero (no pasa a siete). El reset del circuito ir al pulsador BTN4. El diagrama de estados del contador se muestra en la figura 5.15.
P_UP P_UP P_UP P_UP P_UP P_UP P_UP P_UP 0 P_DOWN 1 P_DOWN 2 P_DOWN 3 P_DOWN 4 P_DOWN 5 P_DOWN 6 7 P_DOWN

P_DOWN

Figura 5.15: Diagrama de estados del contador ascendente/descendente que vamos a realizar Para que cada vez que presionemos los pulsadores slo aumente una cifra la cuenta, debemos realizar un detector de flanco para cada pulsador. Por eso, en la figura 5.15 las seales no son UP y DOWN sino P_UP y P_DOWN, para indicar que se ha convertido la entrada en un pulso y slo est activa durante un ciclo de reloj. Si te has olvidado de cmo se hace el detector de flanco, consulta el apartado 4.3.2. La cuenta la vamos a mostrar por el display de la derecha. El esquema del circuito se muestra en la figura 5.16. El bloque de la izquierda, podr estar formado por un proceso y varias sentencias concurrentes, para simplificar, como ya sabemos cmo se hace, se ha puesto en un slo bloque.
Detecta_flanco
BTN0 BTN1 Clk UP DOWN Clk Reset BTN3 P_UP P_DOWN

PConta
P_UP P_DOWN Clk Reset CUENTA
3

CONV_7SEG
6

SEG(6:0)

Figura 5.16: Esquema del contador que implementaremos Intenta realizar el contador t slo (proceso PConta de la figura 5.16). Si no te sale, consulta el cdigo
P_conta: Process (Reset, Clk) begin if Reset = '1' then conta <= (others => '0'); elsif Clk'event and Clk='1' then if pulso_up = '1' then if conta /= 7 then conta <= conta + 1; end if; elsif pulso_down = '1' then if conta /= 0 then conta <= conta - 1; end if; end if; end if; end process;

Cdigo 5-8: Cdigo del contador ascendente/descendente que no se desborda Ahora implementa el circuito en la FPGA. y comprueba que funciona correctamente.

5.5. Conclusiones
Los conceptos importantes de esta prctica: Los divisores de frecuencia se implementan con contadores Las seales de tipo entero o natural (integer o natural) deben de tener un rango potencia de dos. Por ejemplo: singal conta : integer range 0 to 2**8-1. El rango de esta seal es de 0 a 255, usando por tanto 8 bits (los dos asteriscos es la operacin potencia en VHDL).
Diseo digital con VHDL - 27/11/2008 5-9

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Ejercicio 5. Contadores

Si a un entero o natural no se le especifica el rango, se genera una seal de 32 bits, lo que en la mayora de los casos es un desperdicio de recursos. Los tipos integer y natural se pueden utilizar para realizar cuentas internas, pero para realizar cuentas que van a ser utilizadas por otros procesos o bloques, se recomienda utilizar los tipos vectoriales: unsigned y signed. Para representar nmeros es importante utilizar estos tipos en vez del tipo std_logic_vector, para distinguir si la representacin del nmero es en binario puro (sin signo) o en complemento a dos (con signo). Al usar los tipos unsigned y signed se recomienda utilizar la biblioteca NUMERIC_STD (ver cdigo 5-4). Multiplexar en el tiempo nos puede hacer ahorrar enormemente el nmero de puertos de salida (pines) necesarios. Distintas maneras de describir un circuito pueden hacer que consuma ms o menos recursos de la FPGA. La optimizacin del circuito pretende reducir el uso de recursos. Existen diversos objetivos en la optimizacin, la optimizacin puede estar orientada al rea, consumo, tiempos, ...

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