VHDL

LENGUAJE DE DESCRIPCION DE HARDWARE

Ing. ELENA VILDOZO

DIFERENCIAS

COMPILADORES LOGICOS

COMPAIAS

VHDL
Es un lenguaje mediante el cual se puede describir, analizar y evaluar el comportamiento de un sistema digital.

1.Utilizacin.
Como herramientas de especificacin. Como herramienta de simulacin. Como herramienta de diseo (sntesis).
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VHDL
2. Ventajas Notacin Formal .permite el uso cualquier diseo electrnico Disponibilidad Pblica

Independencia tecnolgica de diseo(PLD, FPGA, ASIC, etc.)

Independencia de la tecnologa y proceso de Fabricacin
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VHDL
Capacidad descriptiva en distintos niveles de abstraccin
Uso como formato de intercambio de informacin Independencia de los proveedores

VHDL
3. Compaas

ORGANIZACIN Y ARQUITECTURA
1. Unidades bsicas de diseo (declaraciones
e intrucciones) Declaracin de entidad (entity declaration)

VHDL

Arquitectura (architecture)
Declaracin del paquete (package declaration) Configuracin (configuration) Cuerpo del paquete (package boby)
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ORGANIZACIN Y ARQUITECTURA
Mi_design.vhd

VHDL

ENTITY
(declaracin de la interfaz)

ARCHITECTURE
(definicin funcional)

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ORGANIZACIN Y ARQUITECTURA
Entidad Son todos los elementos electrnicos
Se puede representar indicando las entradas y salidas

VHDL

Cin, A y B SUMA, Cout

Puertos (nombre, modo, tipo)

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ORGANIZACIN Y ARQUITECTURA
Modo :

VHDL

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ORGANIZACIN Y ARQUITECTURA
Tipo : Bit 0 y 1

VHDL

Boolean . Verdadero o falso

Bit_vector .Conjunto de bits c/variable

Integer .. Nmero entero

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ORGANIZACIN Y ARQUITECTURA
1. Declaracin de entidad (entity declaration)

VHDL

comentario

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ORGANIZACIN Y ARQUITECTURA
Ejemplo :

VHDL

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ORGANIZACIN Y ARQUITECTURA
Identificadores :

VHDL

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ORGANIZACIN Y ARQUITECTURA
Ejemplo :

VHDL

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ORGANIZACIN Y ARQUITECTURA
2. Arquitectura (estructura) Estilo funcional, por flujo de datos, estructural.

VHDL

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VHDL ORGANIZACIN Y ARQUITECTURA

Entity comparador is
Nombre de la Entidad

port ( A,B: in bit_vector(0 to 7); EQ: out bit ); end comparador;

Nombre de la Arquitectura

architecture comparador_A of comparador is begin EQ<=1 when (A=B) else 0; end comparador_A No hay sensibilidad a las maysculas 20

VHDL ORGANIZACIN Y ARQUITECTURA

ENTITY
Declaracin de la interfaz

A B

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EQ

Entity comparador is port ( A,B: in bit_vector(0 to 7); EQ: out bit );

Nombre de las seales modo
buffer inout

Tipo de seal
boolean character integer
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end comparador;

VHDL ORGANIZACIN Y ARQUITECTURA

ARCHITECTURE

Definicin funcional

architecture comparador_A of comparador is begin Asignacion EQ<=1 when (A=B) else 0; condicional
Operador Asignacin
Operador de comparacin
= igual /= diferente

end comparador_A

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VHDL ORGANIZACIN Y ARQUITECTURA

Entity comparador is port ( A,B: in bit_vector(0 to 7); EQ,AGB: out bit ); end comparador;
A B
8 8

EQ AGB

architecture comparador_A of comparador is begin EQ <=1 when (A=B) else 0; Asignaciones CONCURRENTES AGB <=1 when (AB) else 0; end comparador_A Operador de comparacin
= =
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XILINX ISE

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XILINX ISE

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XILINX ISE

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XILINX ISE

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XILINX ISE

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XILINX ISE

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XILINX ISE

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XILINX ISE

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XILINX ISE

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XILINX ISE

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XILINX ISE

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XILINX ISE

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XILINX ISE

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XILINX ISE

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XILINX ISE

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EJERCICIOS

1.

2.